SystemVerilog硬件設(shè)計

目錄
第1章 緒論1
1.1 ASIC設(shè)計流程2
1.2 ASIC驗證4
1.3 Verilog結(jié)構(gòu)6
1.4 SystemVerilog簡介9
1.5 用于硬件描述和驗證的SystemVerilog10
1.6 總結(jié)和展望11
第2章 SystemVerilog中的常量和數(shù)據(jù)類型13
2.1 預(yù)定義門14
2.2 結(jié)構(gòu)級建模15
2.3 SystemVerilog格式描述符16
2.4 多位寬常量和拼位操作17
2.5 常量17
2.6 數(shù)據(jù)類型21
2.7 總結(jié)和展望26
第3章 SystemVerilog的硬件描述27
3.1 如何開始學習28
3.2 線網(wǎng)數(shù)據(jù)類型31
3.3 讓我們開始思考組合邏輯電路32
3.4 使用always_comb實現(xiàn)編碼轉(zhuǎn)換器36
3.5 理解硬件執(zhí)行的并發(fā)性39
3.6 always_latch過程塊40
3.7 always_ff過程塊41
3.8 使用always_ff實現(xiàn)時序邏輯設(shè)計41
3.9 按照端口名進行實例化連接（Verilog風格）43
3.10 實例化采用混合端口連接方式44
3.11 總結(jié)和展望46
第4章 SystemVerilog中的面向?qū)ο缶幊?7
4.1 枚舉類型48
4.2 結(jié)構(gòu)體53
4.3 共用體56
4.4 數(shù)組57
4.5 總結(jié)和展望63
第5章 SystemVerilog增強特性65
5.1 Verilog過程塊66
5.2 SystemVerilog過程塊67
5.3 塊標簽71
5.4 語句標簽71
5.5 模塊標簽71
5.6 任務(wù)和函數(shù)72
5.7 void函數(shù)74
5.8 循環(huán)75
5.9 編碼規(guī)則78
5.10 總結(jié)和展望79
第6章 SystemVerilog中的組合邏輯設(shè)計81
6.1 always_comb過程塊82
6.2 if-else嵌套和優(yōu)先級邏輯83
6.3 參數(shù)及其在設(shè)計中的應(yīng)用85
6.4 條件操作符實現(xiàn)選擇器邏輯86
6.5 解碼器88
6.6 優(yōu)先級編碼器91
6.7 總結(jié)和展望92
第7章 SystemVerilog中的時序邏輯設(shè)計95
7.1 使用always_latch設(shè)計鎖存器96
7.2 使用always_ff設(shè)計PIPO寄存器97
7.3 異步復(fù)位98
7.4 同步復(fù)位99
7.5 可逆計數(shù)器100
7.6 移位寄存器101
7.7 環(huán)形計數(shù)器102
7.8 約翰遜計數(shù)器103
7.9 基于時鐘的算術(shù)運算單元的RTL實現(xiàn)105
7.10 基于時鐘的邏輯運算單元的RTL實現(xiàn)109
7.11 總結(jié)和展望110
第8章 RTL設(shè)計和綜合指南111
8.1 RTL設(shè)計規(guī)則112
8.2 不完全條件case語句114
8.3 全條件case語句115
8.4 synopsysfull_case編譯命令116
8.5 uniquecase語句116
8.6 casez語句117
8.7 prioritycase語句118
8.8 uniqueif-else語句119
8.9 使用synopsysfull_case編譯命令的解碼器120
8.10 priorityif語句121
8.11 使用prioritycase或者synopsysfull_case時綜合注意事項122
8.12 時鐘產(chǎn)生123
8.13 門控時鐘124
8.14 多時鐘產(chǎn)生器125
8.15 多相時鐘126
8.16 優(yōu)化面積127
8.17 提升速度130
8.18 功耗的改進和優(yōu)化132
8.19 總結(jié)和展望134
第.9章 復(fù)雜設(shè)計的RTL設(shè)計和策略135
9.1 復(fù)雜設(shè)計策略136
9.2 ALU137
9.3 桶型移位器139
9.4 單端口存儲體和雙端口存儲體142
9.5 總線仲裁器和設(shè)計方法147
9.6 多時鐘域148
9.7 FIFO設(shè)計方法149
9.8 總結(jié)和展望156
第10章 有限狀態(tài)機157
10.1 FSM158
10.2 Moore狀態(tài)機159
10.3 Mealy狀態(tài)機159
10.4 Moore狀態(tài)機實現(xiàn)非重疊序列檢測器160
10.5 Moore狀態(tài)機實現(xiàn)重疊序列檢測器162
10.6 Mealy狀態(tài)機實現(xiàn)非重疊序列檢測器164
10.7 Mealy狀態(tài)機實現(xiàn)重疊序列檢測器165
10.8 二進制碼編碼方法167
10.9 *熱碼編碼方法168
10.10 使用反向case語句的狀態(tài)機170
10.11 FSM控制器172
10.12 數(shù)據(jù)和控制路徑綜合173
10.13 FSM優(yōu)化175
10.14 總結(jié)和展望176
第11章 SystemVerilog中的端口和接口177
11.1 Verilog中的端口名連接方式178
11.2 “.name”隱式端口連接180
11.3 “.*”隱式端口連接182
11.4 內(nèi)嵌模塊183
11.5 外部模塊185
11.6 接口185
11.7 使用命名包的接口188
11.8 通用接口189
11.9 接口的端口191
11.10 modport193
11.11 接口中的方法196
11.12 虛接口196
11.13 旗語198
11.14 信箱200
11.15 總結(jié)和展望201
第12章 驗證結(jié)構(gòu)203
12.1 initial過程塊204
12.2 時鐘產(chǎn)生205
12.3 產(chǎn)生可變占空比的時鐘206
12.4 復(fù)位產(chǎn)生邏輯207
12.5 響應(yīng)監(jiān)控機制207
12.6 響應(yīng)的轉(zhuǎn)儲記錄209
12.7 讀取測試向量210
12.8 編寫測試平臺210
12.9 總結(jié)和展望214
第13章 驗證技術(shù)和自動化215
13.1 層次化事件調(diào)度216
13.2 延遲和延遲模型218
13.3 進程和線程219
13.4 循環(huán)及其在測試平臺中的應(yīng)用224
13.5 clocking塊225
13.6 自動化測試平臺228
13.7 總結(jié)和展望229
第14章 高級驗證結(jié)構(gòu)231
14.1 隨機化232
14.2 受約束的隨機化235
14.3 基于斷言的驗證235
14.4 程序塊237
14.5 示例238
14.6 總結(jié)和展望247
第15章 驗證案例249
15.1 驗證目標250
15.2 RTL設(shè)計（待測設(shè)計）250
15.3 設(shè)計驗證的展望258
附錄261
附錄A 262
附錄B 262
附錄C 265