圖說集成電路制造工藝

第1篇  集成電路制備前的準(zhǔn)備工作
第1章　點石成金的神奇行業(yè) 2
1.1　有趣的半導(dǎo)體產(chǎn)業(yè)歷史 2
1.1.1　電子管時代 3
1.1.2　晶體管時代 4
1.1.3　集成電路時代 5
1.2　半導(dǎo)體行業(yè)現(xiàn)狀 11
1.2.1　半導(dǎo)體行業(yè)概況 11
1.2.2　半導(dǎo)體設(shè)計業(yè)現(xiàn)狀 14
1.2.3　半導(dǎo)體制造業(yè)現(xiàn)狀 15
1.2.4　半導(dǎo)體封測行業(yè)現(xiàn)狀 18
1.2.5　中國大陸半導(dǎo)體產(chǎn)業(yè)現(xiàn)狀 20
1.3　芯片是怎樣煉成的？ 24
第2章　電子產(chǎn)業(yè)的基石——硅 27
2.1　煉丹爐里生長硅 27
2.2　硅的“脾性” 31
2.3　半導(dǎo)體器件的基礎(chǔ)——PN結(jié) 34
2.4　雙極型晶體管 37
2.5　MOS管 40
2.6　應(yīng)力工程-應(yīng)變硅 43
2.7　鰭式場效應(yīng)晶體管 46
第3章　芯片制造的戰(zhàn)略支援部隊 47
3.1　比手術(shù)室還干凈的地方——凈化間 47
3.1.1　良率——半導(dǎo)體制造的生命線 47
3.1.2　沾污的類型與來源 48
3.1.3　凈化間的結(jié)構(gòu) 51
3.2　半導(dǎo)體制造中的化學(xué)品 52
3.2.1　化學(xué)溶液 52
3.2.2　氣體 54
3.3　半導(dǎo)體設(shè)備 55
3.4　半導(dǎo)體測量 56
3.5　集成電路設(shè)計與制造的橋梁——掩膜版 60
第4章　集成電路工藝概述 62
4.1　Fab的分區(qū) 62
4.2　典型CMOS工藝流程 63
4.3　集成電路工藝?yán)锏?ldquo;加”“減”“乘”“除” 75

第2篇  集成電路工藝中的“加法”
第5章　氧化 78
5.1　二氧化硅的結(jié)構(gòu)與性質(zhì) 78
5.1.1　二氧化硅的結(jié)構(gòu) 78
5.1.2　二氧化硅的物理性質(zhì) 79
5.1.3　二氧化硅的化學(xué)性質(zhì) 80
5.2　氧化工藝 81
5.2.1　氧化生長機制 81
5.2.2　干氧氧化 82
5.2.3　水汽氧化 84
5.2.4　濕氧氧化 86
5.2.5　影響氧化速率的因素 86
5.3　二氧化硅的應(yīng)用 87
5.3.1　器件保護(hù)與表面鈍化 87
5.3.2　器件隔離 87
5.3.3　柵氧電介質(zhì) 89
5.3.4　摻雜阻擋 89
5.3.5　金屬層間介質(zhì)層 90
5.3.6　氧化硅的其他應(yīng)用 90
5.3.7　氧化硅的應(yīng)用總結(jié) 91
5.4　氧化設(shè)備 92
5.4.1　臥式爐 92
5.4.2　立式爐 93
5.4.3　快速熱處理（RTP）設(shè)備 94
5.5　氧化質(zhì)量檢查及故障排除 96
5.5.1　氧化質(zhì)量檢查 96
5.5.2　氧化故障排除 98
第6章　化學(xué)氣相淀積 99
6.1　薄膜淀積概述 99
6.2　化學(xué)氣相淀積工藝 102
6.2.1　CVD工藝概述 102
6.2.2　CVD淀積系統(tǒng) 104
6.2.3　APCVD 105
6.2.4　LPCVD 107
6.2.5　PECVD 110
6.2.6　HDPCVD 111
6.2.7　CVD過程中的摻雜 112
6.3　介質(zhì)及其性能 113
6.3.1　介電常數(shù)k 113
6.3.2　低k材料 114
6.3.3　超低k材料 115
6.3.4　高k材料 116
6.4　外延 118
6.4.1　外延概述 118
6.4.2　氣相外延 （VPE） 119
6.4.3　分子束外延（MBE） 120
6.4.4　金屬有機CVD（MOCVD） 120
6.5　CVD薄膜質(zhì)量影響因素及故障排除 121
6.5.1　CVD薄膜質(zhì)量影響因素 121
6.5.2　CVD故障檢查及排除 121
6.5.3　顆粒清除 122
第7章　物理法沉積薄膜 124
7.1　集成電路工藝中的金屬 124
7.1.1　鋁 125
7.1.2　鋁銅合金 126
7.1.3　銅 127
7.1.4　硅化物 128
7.1.5　金屬填充塞 129
7.1.6　阻擋層金屬 129
7.2　金屬淀積工藝 130
7.2.1　蒸發(fā) 130
7.2.2　濺射 131
7.2.3　金屬CVD 134
7.2.4　銅電鍍 134
7.3　旋涂 135
7.4　鋁互連工藝流程 135
7.5　銅互連工藝流程 136
7.5.1　單大馬士革工藝 136
7.5.2　雙大馬士革工藝 138
7.6　金屬薄膜的質(zhì)量檢查及故障排除 138
第8章　擴(kuò)散 139
8.1　擴(kuò)散原理  139
8.2　擴(kuò)散工藝步驟 142
8.3　擴(kuò)散應(yīng)用 145
第9章　離子注入 146
9.1　離子注入工藝 146
9.2　離子注入機 148
9.3　離子注入中的溝道效應(yīng) 149
9.4　離子注入的應(yīng)用 150
9.5　離子注入后的質(zhì)量測量 152
9.6　離子注入中的安全問題 154

第3篇  集成電路工藝中的“減法”
第10章　清洗硅片 156
10.1　清洗目的 156
10.2　清洗硅片的標(biāo)準(zhǔn)流程 157
10.3　干法清洗工藝 158
10.4　硅片清洗設(shè)備 159
第11章　刻蝕 160
11.1　刻蝕概述 160
11.1.1　刻蝕原理 160
11.1.2　刻蝕分類 160
11.1.3　刻蝕參數(shù) 162
11.2　濕法刻蝕 164
11.3　干法刻蝕 165
11.3.1　干法刻蝕概述 165
11.3.2　二氧化硅的干法刻蝕 167
11.3.3　多晶硅的干法刻蝕 167
11.3.4　氮化硅的干法刻蝕 169
11.3.5　金屬的干法刻蝕 169
11.3.6　光刻膠的干法刻蝕 171
11.3.7　干法刻蝕終點檢測 171
11.4　刻蝕質(zhì)量檢查 172
第12章　化學(xué)機械拋光 173
12.1　平坦化概述 173
12.2　傳統(tǒng)平坦化工藝 174
12.3　化學(xué)機械拋光 175
12.3.1　CMP機理 175
12.3.2　CMP優(yōu)缺點 177
12.3.3　CMP主要參數(shù) 177
12.3.4　CMP設(shè)備組成 178
12.3.5　CMP終點檢測 179
12.3.6　CMP后清洗 180
12.4　CMP應(yīng)用 181

第4篇  集成電路工藝中的“乘法”
第13章　離子注入退火 184
13.1　摻雜離子注入之后的退火 184
13.2　離子注入制備SOI時的退火 186
13.3　制備高k介質(zhì)時的退火 188
13.4　退火方式 188
第14章　回流 191
14.1　PSG回流 191
14.2　BPSG回流 192
第15章　制備合金 195
15.1　制備多晶硅金屬硅化物（polycide） 195
15.2　制備自對準(zhǔn)金屬硅化物（salicide） 196
15.2.1　制備Ti硅化物 197
15.2.2　制備Co硅化物 198
15.2.3　制備NiPt硅化物 199
15.3　自對準(zhǔn)硅化物阻擋層（SAB）技術(shù) 199

第5篇  集成電路工藝中的“除法”
第16章　深紫外（DUV）光刻 202
16.1　光刻概述 202
16.1.1　光刻原理 202
16.1.2　光刻參數(shù) 204
16.1.3　光刻成本 204
16.2　光刻工藝流程 205
16.3　氣相成底膜處理 209
16.4　旋涂光刻膠 210
16.4.1　光刻膠的組成 210
16.4.2　光刻膠的特性 211
16.4.3　對光刻膠的要求 212
16.4.4　光刻膠的涂敷 212
16.5　軟烘 213
16.6　對準(zhǔn)曝光 214
16.6.1　光刻光源 214
16.6.2　曝光關(guān)鍵參數(shù) 216
16.6.3　相移掩膜技術(shù) 218
16.6.4　光學(xué)臨近修正 219
16.6.5　浸沒式光刻技術(shù) 220
16.7　曝光后烘焙 220
16.8　顯影 222
16.9　堅膜烘焙 223
16.10　圖案檢查 224
16.11　光刻設(shè)備 224
16.11.1　接觸式光刻機 225
16.11.2　接近式光刻機 225
16.11.3　掃描投影光刻機 226
16.11.4　分步重復(fù)光刻機 226
16.11.5　步進(jìn)掃描光刻機 227
16.12　硬掩膜技術(shù) 228
16.13　雙重圖案曝光與多重圖案曝光技術(shù) 229
16.14　光刻質(zhì)量檢查 230
16.14.1　光刻膠質(zhì)量檢查 230
16.14.2　對準(zhǔn)和曝光質(zhì)量檢查 231
16.14.3　顯影質(zhì)量檢查 232
16.15　光刻安全 234
第17章　極紫外（EUV）光刻 235
17.1　EUV光刻原理 235
17.2　EUV光刻優(yōu)點 236
17.3　EUV光刻面臨的挑戰(zhàn) 237
17.4　EUV光刻設(shè)備 239
17.5　EUV光刻技術(shù)展望 241
第18章　納米壓印——下一代光刻技術(shù) 243
18.1　納米壓印技術(shù)的原理 243
18.2　納米壓印技術(shù)的發(fā)展 245
18.3　納米壓印技術(shù)的應(yīng)用 249
18.4　納米壓印設(shè)備 250
第19章　其他光刻技術(shù) 252
19.1　電子束光刻技術(shù) 252
19.2　離子束光刻技術(shù) 253
19.3　X射線光刻技術(shù) 254
19.4　定向自組裝技術(shù) 255

第6篇  未來的集成電路工藝
第20章　集成電路工藝發(fā)展趨勢 258
20.1　未來集成電路的應(yīng)用領(lǐng)域 258
20.2　未來的集成電路工藝發(fā)展趨勢 258
第21章　集成電路產(chǎn)業(yè)中的“卡脖子”問題 264
21.1　集成電路制造領(lǐng)域 264
21.2　集成電路設(shè)計領(lǐng)域 265

附錄 267
參考文獻(xiàn) 272