FPGA開發(fā)及應(yīng)用：基于紫光同創(chuàng)Logos系列器件及Verilog HDL（微課視頻版）

第1章  FPGA芯片及板卡介紹
1.1FPGA技術(shù)發(fā)展及基本架構(gòu)
1.1.1FPGA的發(fā)展
1.1.2FPGA內(nèi)部結(jié)構(gòu)
1.2國內(nèi)FPGA技術(shù)發(fā)展情況
1.3紫光同創(chuàng)FPGA芯片介紹
1.3.1Logos系列FPGA概述
1.3.2Logos系列FPGA產(chǎn)品特性
1.3.3Logos系列FPGA資源規(guī)模與封裝信息
1.3.4Logos系列FPGA模塊介紹
1.3.5Logos系列FPGA參考資料
1.4ALINX FPGA板卡介紹
第2章  Pango Design Suite開發(fā)環(huán)境
2.1安裝Pango Design Suite軟件
2.1.1安裝步驟
2.1.2License關(guān)聯(lián)
2.2PDS工程
2.2.1創(chuàng)建工程
2.2.2Verilog代碼編寫
2.2.3添加UCE約束
2.2.4生成位流文件
2.3菜單欄介紹
2.4User Constraint Editor簡(jiǎn)介
2.4.1UCE啟動(dòng)
2.4.2UCE主界面功能
2.4.3Timing Constraints界面
2.4.4Attribute表格界面
2.4.5Device界面
2.5ADS綜合工具簡(jiǎn)介
2.5.1ADS Flow概述
2.5.2ADS綜合的基本操作
2.5.3ADS綜合網(wǎng)表分析
2.6PDS軟件中的IP調(diào)用
2.6.1啟動(dòng)IPC
2.6.2主控窗口
2.6.3參數(shù)配置窗口
2.7在線分析儀的使用
2.7.1下載電纜
2.7.2Debugger連接
2.7.3Fabric Debugger說明
2.8PDS軟件技巧與經(jīng)驗(yàn)總結(jié)
2.8.1Synthesize 參數(shù)設(shè)置
2.8.2PNR參數(shù)設(shè)置
2.8.3常見報(bào)錯(cuò)分析與處理方法
第3章  Verilog HDL 語法
3.1Verilog簡(jiǎn)介
3.2數(shù)據(jù)類型
3.2.1常量
3.2.2變量
3.3運(yùn)算符
3.3.1算術(shù)運(yùn)算符
3.3.2賦值運(yùn)算符
3.3.3關(guān)系運(yùn)算符
3.3.4邏輯運(yùn)算符
3.3.5條件運(yùn)算符
3.3.6位運(yùn)算符
3.3.7移位運(yùn)算符
3.3.8拼接運(yùn)算符
3.3.9優(yōu)先級(jí)
3.4組合邏輯
3.4.1與門
3.4.2或門
3.4.3非門
3.4.4異或
3.4.5比較器
3.4.6半加器
3.4.7全加器
3.4.8乘法器
3.4.9數(shù)據(jù)選擇器
3.4.1038譯碼器
3.4.11三態(tài)門
3.5時(shí)序邏輯
3.5.1D觸發(fā)器
3.5.2兩級(jí)D觸發(fā)器
3.5.3帶異步復(fù)位D觸發(fā)器
3.5.4帶異步復(fù)位同步清零D觸發(fā)器
3.5.5移位寄存器
3.5.6單口RAM
3.5.7偽雙口RAM
3.5.8真雙口RAM
3.5.9單口ROM
3.5.10有限狀態(tài)機(jī)
3.6總結(jié)
第4章  Verilog HDL數(shù)字電路設(shè)計(jì)
4.1基于格雷碼編碼器的設(shè)計(jì)
4.1.1簡(jiǎn)介
4.1.2實(shí)驗(yàn)原理
4.1.3程序代碼
4.1.4驗(yàn)證結(jié)果
4.2異步清零加法器設(shè)計(jì)
4.2.1簡(jiǎn)介
4.2.2實(shí)驗(yàn)原理
4.2.3程序代碼
4.2.4驗(yàn)證結(jié)果
4.3七段數(shù)碼管顯示電路的設(shè)計(jì)
4.3.1簡(jiǎn)介
4.3.2實(shí)驗(yàn)原理
4.3.3程序代碼
4.3.4驗(yàn)證結(jié)果
4.4四位并行乘法器的設(shè)計(jì)
4.4.1簡(jiǎn)介
4.4.2實(shí)驗(yàn)原理
4.4.3程序代碼
4.4.4驗(yàn)證結(jié)果
4.5基本觸發(fā)器的設(shè)計(jì)
4.5.1簡(jiǎn)介
4.5.2實(shí)驗(yàn)原理
4.5.3程序代碼
4.5.4驗(yàn)證結(jié)果
4.6四位全加器設(shè)計(jì)
4.6.1簡(jiǎn)介
4.6.2實(shí)驗(yàn)原理
4.6.3程序代碼
4.6.4驗(yàn)證結(jié)果
4.7表決器的設(shè)計(jì)
4.7.1簡(jiǎn)介
4.7.2實(shí)驗(yàn)原理
4.7.3程序代碼
4.7.4驗(yàn)證結(jié)果
4.8搶答器的設(shè)計(jì)
4.8.1簡(jiǎn)介
4.8.2實(shí)驗(yàn)原理
4.8.3程序代碼
4.8.4驗(yàn)證結(jié)果
4.9序列檢測(cè)器的設(shè)計(jì)
4.9.1簡(jiǎn)介
4.9.2實(shí)驗(yàn)原理
4.9.3程序代碼
4.9.4驗(yàn)證結(jié)果
4.10數(shù)字頻率計(jì)的設(shè)計(jì)
4.10.1簡(jiǎn)介
4.10.2實(shí)驗(yàn)原理
4.10.3程序代碼
4.10.4驗(yàn)證結(jié)果
4.11數(shù)字鐘的設(shè)計(jì)
4.11.1簡(jiǎn)介
4.11.2實(shí)驗(yàn)原理
4.11.3程序代碼
4.11.4驗(yàn)證結(jié)果
第5章  Testbench及其仿真
5.1Testbench設(shè)計(jì)
5.1.1Testbench簡(jiǎn)介
5.1.2Testbench的搭建
5.2ModelSim 介紹及仿真
5.2.1ModelSim簡(jiǎn)介
5.2.2ModelSim仿真
5.3PDS與ModelSim聯(lián)合仿真
第6章  Logos的常用IP
6.1RAM說明
6.1.1RAM簡(jiǎn)介
6.1.2RAM IP介紹
6.1.3RAM I/O框圖
6.1.4RAM I/O引腳說明
6.1.5RAM時(shí)序模型
6.1.6RAM IP配置
6.1.7RAM IP例化
6.2ROM說明
6.2.1ROM簡(jiǎn)介
6.2.2ROM IP介紹
6.2.3ROM I/O框圖
6.2.4ROM I/O引腳說明
6.2.5ROM 時(shí)序模型
6.2.6ROM IP配置
6.2.7ROM IP例化
6.3FIFO說明
6.3.1FIFO簡(jiǎn)介
6.3.2FIFO IP介紹
6.3.3FIFO I/O框圖
6.3.4FIFO I/O引腳說明
6.3.5FIFO 時(shí)序模型
6.3.6FIFO IP配置
6.3.7FIFO IP例化
6.4PLL鎖相環(huán)
6.4.1PLL簡(jiǎn)介
6.4.2PLL IP介紹
6.4.3PLL I/O框圖
6.4.4PLL I/O引腳說明
6.4.5PLL IP配置
6.4.6PLL IP例化
6.5IP的導(dǎo)入與更新
6.6DDR IP 介紹
6.6.1DDR IP簡(jiǎn)介
6.6.2DDR IP系統(tǒng)框圖
6.6.3DDR I/O框圖
6.6.4DDR I/O引腳說明
6.6.5DDR IP配置
6.6.6DDR IP例化
6.7HSST IP介紹
6.7.1HSST IP簡(jiǎn)介
6.7.2HSST I/O接口
第7章  基礎(chǔ)實(shí)驗(yàn)
7.1LED流水燈
7.1.1實(shí)驗(yàn)原理
7.1.2程序解讀
7.1.3Flash程序固化
7.2按鍵消抖程序設(shè)計(jì)
7.2.1簡(jiǎn)介
7.2.2實(shí)驗(yàn)原理
7.2.3程序解讀
7.3串口程序設(shè)計(jì)
7.3.1簡(jiǎn)介
7.3.2實(shí)驗(yàn)原理
7.3.3程序解讀
7.4HDMI顯示程序設(shè)計(jì)
7.4.1簡(jiǎn)介
7.4.2實(shí)驗(yàn)原理
7.4.3程序解讀
7.5DDR3存儲(chǔ)程序設(shè)計(jì)
7.5.1簡(jiǎn)介
7.5.2實(shí)驗(yàn)原理
7.5.3程序解讀
第8章  進(jìn)階實(shí)驗(yàn)
8.1攝像頭采集顯示設(shè)計(jì)
8.1.1簡(jiǎn)介
8.1.2實(shí)驗(yàn)原理
8.1.3程序解讀
8.2數(shù)碼相框顯示設(shè)計(jì)
8.2.1簡(jiǎn)介
8.2.2實(shí)驗(yàn)原理
8.2.3程序解讀
8.3模數(shù)采集設(shè)計(jì)
8.3.1簡(jiǎn)介
8.3.2實(shí)驗(yàn)原理
8.3.3程序解讀
8.4千兆以太網(wǎng)通信設(shè)計(jì)
8.4.1簡(jiǎn)介
8.4.2實(shí)驗(yàn)原理
8.4.3程序解讀
8.5HSST通信設(shè)計(jì)
8.5.1簡(jiǎn)介
8.5.2實(shí)驗(yàn)原理
8.5.3程序解讀
第9章  綜合實(shí)驗(yàn)
9.1基于FPGA的邏輯分析儀設(shè)計(jì)
9.1.1簡(jiǎn)介
9.1.2實(shí)驗(yàn)原理
9.1.3程序解讀
9.2攝像頭采集傳輸顯示系統(tǒng)設(shè)計(jì)
9.2.1簡(jiǎn)介
9.2.2實(shí)驗(yàn)原理
9.2.3程序解讀
第10章  基于Pango CortexM1軟核的程序開發(fā)
10.1CortexM1軟核簡(jiǎn)介
10.2Pango CortexM1軟核設(shè)計(jì)
10.2.1簡(jiǎn)介
10.2.2功能描述
10.2.3接口列表
10.2.4接口時(shí)序
10.2.5參考設(shè)計(jì)
10.2.6參考設(shè)計(jì)文件目錄
10.2.7參考設(shè)計(jì)仿真
10.2.8參考設(shè)計(jì)上板驗(yàn)證
10.3CortexM1應(yīng)用工程設(shè)計(jì)
10.3.1簡(jiǎn)介
10.3.2工程模板
10.4Hello World
10.4.1簡(jiǎn)介
10.4.2實(shí)驗(yàn)原理
10.5LED流水燈實(shí)驗(yàn)
10.5.1簡(jiǎn)介
10.5.2實(shí)驗(yàn)原理
10.6用戶中斷實(shí)驗(yàn)
10.6.1簡(jiǎn)介
10.6.2實(shí)驗(yàn)原理
10.7SPI接口讀寫實(shí)驗(yàn)
10.7.1簡(jiǎn)介
10.7.2實(shí)驗(yàn)原理
10.8串口收發(fā)實(shí)驗(yàn)
10.8.1簡(jiǎn)介
10.8.2實(shí)驗(yàn)原理
10.9I2C實(shí)驗(yàn)
10.9.1簡(jiǎn)介
10.9.2實(shí)驗(yàn)原理
10.10綜合實(shí)驗(yàn)
10.10.1簡(jiǎn)介
10.10.2實(shí)驗(yàn)原理
參考文獻(xiàn)
微課視頻清單
視頻名稱時(shí)長(zhǎng)/min書中位置
1書籍內(nèi)容簡(jiǎn)介和開發(fā)板硬件介紹5前言
2PDS和Modelsim安裝72.1節(jié)節(jié)首
3LED流水燈工程設(shè)計(jì)242.2節(jié)節(jié)首
4Verilog基礎(chǔ)語法1173.1節(jié)節(jié)首
5Verilog基礎(chǔ)語法2153.3節(jié)節(jié)首
6Verilog基礎(chǔ)語法3253.4節(jié)節(jié)首
7格雷碼編碼器84.1節(jié)節(jié)首
8異步清零加法器94.2節(jié)節(jié)首
9數(shù)碼管顯示104.3節(jié)節(jié)首
10乘法器94.4節(jié)節(jié)首
11基本觸發(fā)器74.5節(jié)節(jié)首
12四位全加器104.6節(jié)節(jié)首
13表決器74.7節(jié)節(jié)首
14搶答器94.8節(jié)節(jié)首
15序列檢測(cè)器94.9節(jié)節(jié)首
16數(shù)字頻率計(jì)174.10節(jié)節(jié)首
17數(shù)字時(shí)鐘144.11節(jié)節(jié)首
18RAM介紹196.1節(jié)節(jié)首
19ROM介紹136.2節(jié)節(jié)首
20FIFO介紹176.3節(jié)節(jié)首
21PLL介紹106.4節(jié)節(jié)首
22添加IP116.5節(jié)節(jié)首
23按鍵消抖137.2節(jié)節(jié)首
24串口通信167.3節(jié)節(jié)首
25HDMI顯示287.4節(jié)節(jié)首
26DDR讀寫測(cè)試227.5節(jié)節(jié)首
27攝像頭采集顯示188.1節(jié)節(jié)首
28數(shù)碼相框顯示358.2節(jié)節(jié)首
29模數(shù)采集顯示188.3節(jié)節(jié)首
30千兆以太網(wǎng)通信468.4節(jié)節(jié)首
31邏輯分析儀設(shè)計(jì)239.1節(jié)節(jié)首
32軟核介紹2310.2節(jié)節(jié)首
33應(yīng)用工程創(chuàng)建2110.3節(jié)節(jié)首
續(xù)表
視頻名稱時(shí)長(zhǎng)/min書中位置
34Hello World810.4節(jié)節(jié)首
35LED流水燈810.5節(jié)節(jié)首
36用戶中斷610.6節(jié)節(jié)首
37SPI讀寫實(shí)驗(yàn)810.7節(jié)節(jié)首
38串口收發(fā)實(shí)驗(yàn)810.8節(jié)節(jié)首
39I2C實(shí)驗(yàn)1010.9節(jié)節(jié)首
40綜合實(shí)驗(yàn)1710.10節(jié)節(jié)首