三維芯片集成與封裝技術(shù)

譯者序
原書前言
第1章 半導(dǎo)體IC封裝的3D集成1
1.1引言1
1.2 3D集成2
1.3 3D IC封裝4
1.4 3D Si集成5
1.5 3D IC集成7
1.5.1混合存儲(chǔ)器立方7
1.5.2寬I/O DRAM和寬I/O 29
1.5.3高帶寬存儲(chǔ)器9
1.5.4寬I/O存儲(chǔ)器（或邏輯對(duì)邏輯）11
1.5.5無(wú)源轉(zhuǎn)接板（2.5D IC集成）12
1.6 TSV時(shí)代之前的供應(yīng)鏈13
1.6.1前道工藝13
1.6.2后道工藝13
1.6.3封裝和測(cè)試代工13
1.7 TSV時(shí)代的供應(yīng)鏈——誰(shuí)制造TSV？14
1.7.1TSV通過(guò)先通孔工藝制造14
1.7.2TSV通過(guò)中通孔工藝制造14
1.7.3TSV通過(guò)后通孔（從正面）工藝制造14
1.7.4TSV通過(guò)后通孔（從背面）工藝制造14
1.7.5無(wú)源TSV轉(zhuǎn)接板怎么樣？14
1.7.6誰(shuí)想為無(wú)源轉(zhuǎn)接板制造TSV？15
1.7.7總結(jié)和建議15
1.8 TSV時(shí)代的供應(yīng)鏈——誰(shuí)負(fù)責(zé)MEOL、組裝和測(cè)試？15
1.8.1寬I/O存儲(chǔ)器（面對(duì)背）的中通孔TSV制造工藝15
1.8.2寬I/O存儲(chǔ)器（面對(duì)面）的中通孔TSV制造工藝16
1.8.3寬I/O DRAM的中通孔TSV制造工藝17
1.8.4帶有TSV/RDL無(wú)源轉(zhuǎn)接板的2.5D IC集成17
1.8.5總結(jié)和建議19
1.9采用TSV技術(shù)的CMOS圖像傳感器19
1.9.1東芝的DynastronTM19
1.9.2意法半導(dǎo)體VGA CIS攝像模塊20
1.9.3三星的S5K4E5YX BSI圖像傳感器20
1.9.4東芝的HEW4 BSITCM5103PL圖像傳感器21
1.9.5Nemotek的CIS22
1.9.6索尼ISX014堆疊式攝像傳感器23
1.10帶有TSV的MEMS23
1.10.1意法半導(dǎo)體的MEMS慣性傳感器23
1.10.2Discera的MEMS諧振器24
1.10.3Avago的FBAR MEMS濾波器24
1.11參考文獻(xiàn)26
第2章 硅通孔建模和測(cè)試31
2.1引言31
2.2 TSV的電學(xué)建模31
2.2.1通用TSV結(jié)構(gòu)的解析模型和方程31
2.2.2TSV模型的頻域驗(yàn)證34
2.2.3TSV模型的時(shí)域驗(yàn)證38
2.2.4TSV的電學(xué)設(shè)計(jì)指南38
2.2.5總結(jié)和建議41
2.3 TSV的熱學(xué)建模42
2.3.1 Cu填充的TSV等效熱導(dǎo)率提取42
2.3.2TSV單元的熱學(xué)特性45
2.3.3 Cu填充的TSV等效熱導(dǎo)率方程48
2.3.4 TSV等效熱導(dǎo)率方程的驗(yàn)證52
2.3.5總結(jié)和建議54
2.4 TSV的機(jī)械建模和測(cè)試54
2.4.1Cu填充TSV和周圍Si之間的TEM55
2.4.2制造中Cu脹出實(shí)驗(yàn)結(jié)果56
2.4.3熱沖擊循環(huán)下的Cu脹出 60
2.4.4Cu填充的TSV排除區(qū)域62
2.4.5總結(jié)和建議65
2.5參考文獻(xiàn)67
第3章 用于薄晶圓拿持和應(yīng)力測(cè)量的應(yīng)力傳感器70
3.1引言70
3.2壓阻式應(yīng)力傳感器的設(shè)計(jì)和制造70
3.2.1壓阻式應(yīng)力傳感器的設(shè)計(jì)70
3.2.2應(yīng)力傳感器的制造71
3.2.3總結(jié)和建議75
3.3應(yīng)力傳感器在薄晶圓拿持中的應(yīng)用76
3.3.1壓阻式應(yīng)力傳感器的設(shè)計(jì)、制造和校準(zhǔn)76
3.3.2硅片減薄后的應(yīng)力測(cè)量80
3.3.3總結(jié)和建議81
3.4應(yīng)力傳感器在晶圓凸點(diǎn)制造中的應(yīng)用81
3.4.1UBM制造后的應(yīng)力82
3.4.2干膜工藝后的應(yīng)力84
3.4.3焊料凸點(diǎn)制造工藝后的應(yīng)力85
3.4.4總結(jié)和建議85
3.5應(yīng)力傳感器在嵌入式超薄芯片跌落試驗(yàn)中的應(yīng)用87
3.5.1測(cè)試板和制造87
3.5.2實(shí)驗(yàn)裝置和流程88
3.5.3原位應(yīng)力測(cè)量結(jié)果89
3.5.4可靠性測(cè)試91
3.5.5總結(jié)和建議92
3.6參考文獻(xiàn)93
第4章封裝基板技術(shù)96
4.1引言96
4.2用于倒裝芯片 3D IC 集成的帶有積層的封裝基板 96
4.2.1表面層壓電路技術(shù)96
4.2.2帶有積層的封裝基板的發(fā)展趨勢(shì)98
4.2.3總結(jié)與建議99
4.3無(wú)核心封裝基板99
4.3.1無(wú)核心封裝基板的優(yōu)缺點(diǎn)99
4.3.2采用無(wú)核心基板替代Si轉(zhuǎn)接板100
4.3.3無(wú)核心基板翹曲問(wèn)題及解決方法102
4.3.4總結(jié)與建議105
4.4具有積層的封裝基板的新進(jìn)展105
4.4.1封裝基板積層頂部的薄膜層106
4.4.2翹曲和合格結(jié)果108
4.4.3總結(jié)與建議109
4.5參考文獻(xiàn)110
第5章 微凸點(diǎn)：制造、組裝和可靠性112
5.1引言112
5.2 25μm間距微凸點(diǎn)的制造、裝配和可靠性112
5.2.1測(cè)試板112
5.2.2微凸點(diǎn)的結(jié)構(gòu)113
5.2.3ENIG焊盤的結(jié)構(gòu)114
5.2.425μm間距微凸點(diǎn)的制造116
5.2.5在Si載體上制造ENIG焊盤118
5.2.6熱壓鍵合組裝119
5.2.7底部填充的評(píng)估123
5.2.8可靠性評(píng)估124
5.2.9總結(jié)和建議125
5.320μm間距的微凸點(diǎn)制造、組裝和可靠性125
5.3.1測(cè)試板125
5.3.2測(cè)試板裝配126
5.3.3熱壓鍵合微接頭的形成127
5.3.4微間隙填充128
5.3.5可靠性測(cè)試129
5.3.6可靠性測(cè)試結(jié)果與討論130
5.3.7微接頭的失效機(jī)理133
5.3.8總結(jié)與建議136
5.4 15μm間距微凸點(diǎn)的制造、裝配和可靠性136
5.4.1測(cè)試板的微凸點(diǎn)和UBM焊盤136
5.4.2組裝138
5.4.3采用CuSn焊料微凸點(diǎn)與ENIG焊盤組裝139
5.4.4采用CuSn焊料微凸點(diǎn)的組裝139
5.4.5底部填充的評(píng)估139
5.4.6總結(jié)與建議139
5.5參考文獻(xiàn)140
第6章3D Si集成145
6.1引言145
6.2電子工業(yè)145
6.3摩爾定律和超越摩爾定律147
6.4 3D集成的起源148
6.5 3D Si集成的概述與展望149
6.5.13D Si集成的鍵合方法149
6.5.2Cu-Cu（W2W）鍵合151
6.5.3Cu-Cu(W2W)后退火鍵合152
6.5.4Cu-Cu(W2W)常溫鍵合152
6.5.5SiO2-SiO2(W2W)鍵合153
6.5.6W2W鍵合的一些注意事項(xiàng)157
6.63D Si集成技術(shù)面臨的挑戰(zhàn)157
6.73D Si集成EDA工具面臨的挑戰(zhàn)157
6.8總結(jié)和建議158
6.9參考文獻(xiàn)160
第7章2.5D3D IC集成163
7.1引言163
7.23D IC集成的TSV工藝164
7.2.1芯片上的微通孔164
7.2.2先通孔工藝164
7.2.3中通孔工藝164
7.2.4正面后通孔工藝166
7.2.5背面后通孔工藝166
7.2.6總結(jié)與建議167
7.3 3D IC集成的潛在應(yīng)用167
7.4存儲(chǔ)器芯片堆疊168
7.4.1芯片168
7.4.2潛在產(chǎn)品168
7.4.3組裝工藝170
7.5寬I/O存儲(chǔ)器或邏輯-邏輯堆疊170
7.5.1芯片170
7.5.2潛在產(chǎn)品171
7.5.3組裝工藝173
7.6寬I/O DRAM或混合存儲(chǔ)器立方175
7.6.1芯片175
7.6.2潛在產(chǎn)品177
7.6.3組裝工藝178
7.7寬I/O 2和高帶寬存儲(chǔ)器179
7.8寬I/O接口(2.5D IC集成)180
7.8.1TSV/RDL無(wú)源轉(zhuǎn)接板的實(shí)際應(yīng)用182
7.8.2轉(zhuǎn)接板的制造183
7.8.3TSV的制造183
7.8.4RDL的制造184
7.8.5RDL的制造——聚合物/電鍍Cu方法185
7.8.6RDL的制造——Cu大馬士革方法187
7.8.7Cu大馬士革方法中接觸式對(duì)準(zhǔn)光刻機(jī)的注意事項(xiàng)190
7.8.8背面加工和組裝190
7.8.9總結(jié)和建議191
7.9薄晶圓拿持193
7.9.1常規(guī)的薄晶圓拿持方法193
7.9.2TI的TSV-WCSP集成工藝194
7.9.3TSMC的聚合物薄晶圓拿持194
7.9.4TSMC無(wú)臨時(shí)鍵合和剝離的薄晶圓拿持195
7.9.5帶有散熱晶圓的薄晶圓拿持196
7.9.6總結(jié)與建議196
7.10參考文獻(xiàn)199
第8章 采用無(wú)源轉(zhuǎn)接板的3D IC集成203
8.1引言203
8.2采用TSV/RDL轉(zhuǎn)接板的3D IC集成203
8.3雙面貼附芯片的TSV/RDL轉(zhuǎn)接板204
8.3.1結(jié)構(gòu)204
8.3.2熱分析——邊界條件206
8.3.3熱分析——TSV的等效模型206
8.3.4熱分析——焊料凸點(diǎn)/底部填充的等效模型207
8.3.5熱分析結(jié)果207
8.3.6熱機(jī)械分析——邊界條件210
8.3.7材料性能的熱機(jī)械分析——材料特性210
8.3.8熱機(jī)械分析結(jié)果211
8.3.9TSV的制造214
8.3.10采用頂部RDL的轉(zhuǎn)接板的制造217
8.3.11頂部帶RDL Cu填充的轉(zhuǎn)接板的TSV露出217
8.3.12采用底部RDL的轉(zhuǎn)接板的制造218
8.3.13轉(zhuǎn)接板的無(wú)源電學(xué)特性表征221
8.3.14終組裝222
8.3.15總結(jié)和建議225
8.4兩側(cè)帶有芯片的TSV轉(zhuǎn)接板226
8.4.1結(jié)構(gòu)226
8.4.2熱分析——材料特性227
8.4.3熱分析——邊界條件228
8.4.4熱分析——結(jié)果與討論228
8.4.5熱機(jī)械分析——材料特性231
8.4.6熱機(jī)械分析——邊界條件231
8.4.7熱機(jī)械分析——結(jié)果與討論232
8.4.8轉(zhuǎn)接板制造235
8.4.9微凸點(diǎn)晶圓的凸點(diǎn)制造238
8.4.10終組裝240
8.4.11總結(jié)和建議242
8.5用于3D IC集成的低成本TSH轉(zhuǎn)接板244
8.5.1新設(shè)計(jì)244
8.5.2電學(xué)仿真245
8.5.3測(cè)試板247
8.5.4帶UBM/焊盤和Cu柱的頂部芯片249
8.5.5帶有UBM/焊盤/焊料的底部芯片250
8.5.6TSH轉(zhuǎn)接板制造252
8.5.7終組裝253
8.5.8可靠性評(píng)估256
8.5.9總結(jié)和建議258
8.6參考文獻(xiàn)260
第9章2.5D/3D IC集成的熱管理262
9.1引言262
9.2設(shè)計(jì)理念262
9.3新設(shè)計(jì)263
9.4熱分析的等效模型264
9.5頂部帶芯片/散熱片以及底部帶芯片的轉(zhuǎn)接板265
9.5.1結(jié)構(gòu)265
9.5.2材料特性266
9.5.3邊界條件267
9.5.4仿真結(jié)果267
9.6頂部帶有芯片/散熱片以及底部帶有芯片/熱沉的轉(zhuǎn)接板268
9.6.1結(jié)構(gòu)與邊界條件268
9.6.2仿真結(jié)果268
9.7頂部帶有四個(gè)帶散熱片芯片的轉(zhuǎn)接板270
9.7.1結(jié)構(gòu)270
9.7.2邊界條件270
9.7.3仿真結(jié)果272
9.7.4總結(jié)和建議274
9.8 2.5D IC和3D IC集成之間的熱性能274
9.8.1結(jié)構(gòu)274
9.8.2有限元模型276
9.8.3材料特性和邊界條件276
9.8.4低功率應(yīng)用的仿真結(jié)果277
9.8.5高功率應(yīng)用的仿真結(jié)果277
9.8.6總結(jié)和建議279
9.9帶有嵌入式微通道的TSV轉(zhuǎn)接板的熱管理系統(tǒng)279
9.9.1結(jié)構(gòu)279
9.9.2適配器280
9.9.3熱交換器281
9.9.4載板282
9.9.5系統(tǒng)集成283
9.9.6壓降的理論分析283
9.9.7實(shí)驗(yàn)過(guò)程285
9.9.8結(jié)果和討論286
9.9.9總結(jié)和建議289
9.10參考文獻(xiàn)290
第10章嵌入式3D混合集成292
10.1引言292
10.2光電子產(chǎn)品的發(fā)展趨勢(shì)292
10.3舊設(shè)計(jì)——PCB上使用光波導(dǎo)的高頻數(shù)據(jù)互連293
10.3.1聚合物光波導(dǎo)294
10.3.2仿真——光耦合模型296
10.3.3仿真——系統(tǒng)連接設(shè)計(jì)301
10.3.4OECB組裝302
10.3.5OECB的測(cè)量結(jié)果303
10.3.6總結(jié)和建議305
10.4舊設(shè)計(jì)——嵌入式板級(jí)光互連306
10.4.1聚合物波導(dǎo)的制造306
10.4.245°微鏡的制造307
10.4.3OECB的組裝工藝313
10.4.4垂直光通道制造工藝313
10.4.5終組裝314
10.4.6總結(jié)和建議314
10.5新設(shè)計(jì)316
10.6一個(gè)嵌入式3D混合集成設(shè)計(jì)實(shí)例317
10.6.1光學(xué)設(shè)計(jì)、分析和結(jié)果318
10.6.2熱設(shè)計(jì)、分析和結(jié)果320
10.6.3機(jī)械設(shè)計(jì)、分析和結(jié)果322
10.6.4總結(jié)和建議325
10.7帶有應(yīng)力消除間隙的半嵌入式TSV轉(zhuǎn)接板325
10.7.1設(shè)計(jì)理念325
10.7.2問(wèn)題定義326
10.7.3工作條件下的半嵌入式TSV轉(zhuǎn)接板327
10.7.4環(huán)境條件下的半嵌入式TSV轉(zhuǎn)接板331
10.7.5總結(jié)和建議333
10.8參考文獻(xiàn) 334
第11章LED與IC的3D集成337
11.1引言337
11.2Haitz定律的現(xiàn)狀和展望337
11.3LED已經(jīng)走過(guò)了漫長(zhǎng)的道路340
11.4LED產(chǎn)品的四個(gè)關(guān)鍵部分342
11.4.1LED襯底外延淀積342
11.4.2LED器件制造343
11.4.3LED封裝組裝與測(cè)試343
11.4.4 LED終產(chǎn)品組裝343
11.4.5 LED產(chǎn)品的展望346
11.5 LED與IC的3D集成347
11.5.1HP FCLED和薄膜FCLED347
11.5.2LED與IC的3D集成封裝349
11.5.3LED與IC的3D集成制造工藝350
11.5.4總結(jié)和建議355
11.6 IC和LED的2.5D集成356
11.6.1基于帶有腔體以及銅填充TSV的Si基板的LED封裝356
11.6.2基于腔體和TSV Si基板的LED封裝360
11.6.3LED晶圓級(jí)封裝364
11.6.4總結(jié)和建議368
11.7 LED與IC 3D集成的熱管理368
11.7.1新設(shè)計(jì)370
11.7.2IC和LED的3D集成：一個(gè)設(shè)計(jì)示例371
11.7.3邊界值問(wèn)題371
11.7.4仿真結(jié)果（通道高度=700μm）372
11.7.5仿真結(jié)果（通道高度=350μm）376
11.7.6總結(jié)和建議377
11.8參考文獻(xiàn) 378
第12章MEMS與IC的3D集成381
12.1引言 381
12.2 MEMS封裝381
12.3 MEMS與IC的3D集成383
12.3.1帶有橫向電饋通的MEMS與IC的3D集成383
12.3.2ASIC中帶有垂直電饋通的MEMS和IC的3D集成384
12.3.3封裝帽中帶有垂直電饋通的MEMS與IC的3D集成386
12.3.4在ASIC上帶有TSV的MEMS與IC的3D集成386
12.3.5MEMS與IC的2.5D/2.25D集成386
12.4 MEMS與IC 3D集成的組裝工藝387
12.4.1帶有橫向電饋通的MEMS和IC的3D集成389
12.4.2ASIC中帶垂直電饋通的MEMS和IC的3D集成389
12.4.3在封裝帽中帶有垂直電貫通的MEMS和IC的3D集成391
12.4.4關(guān)于情形10：一個(gè)真實(shí)的MEMS和IC的3D集成391
12.4.5總結(jié)和建議392
12.5采用低溫焊料鍵合的3D MEMS封裝392
12.5.1不同芯片尺寸的IC和MEMS 3D集成393
12.5.2帽晶圓中的腔體和TSV395
12.5.3MEMS芯片與ASIC晶圓鍵合(C2W)397
12.5.4帶有MEMS芯片的ASIC晶圓與帽晶圓的鍵合(W2W)399
12.5.5總結(jié)與建議400
12.6 MEMS先進(jìn)封裝的新發(fā)展401
12.6.1用于RF MEMS晶圓級(jí)封裝的TSV技術(shù)401
12.6.2TSV與金屬鍵合技術(shù)實(shí)現(xiàn)RF-MEMS的零級(jí)封裝405
12.6.3基于帶Cu填充的TSV Si轉(zhuǎn)接板晶圓的MEMS封裝409
12.6.4基于FBAR振蕩器的晶圓級(jí)封裝409
12.6.5總結(jié)與建議412
12.7參考文獻(xiàn) 414
第13章CIS與IC的3D集成416
13.1引言 416
13.2FI-CIS和BI-CIS 416
13.33D CIS和IC堆疊418
13.3.1結(jié)構(gòu)418
13.3.2CIS像素晶圓和邏輯IC晶圓的制造418
13.43D CIS和IC集成 420
13.4.1結(jié)構(gòu)420
13.4.2協(xié)處理器晶圓制造工藝流程 421
13.4.3CIS 晶圓的制造工藝流程 422
13.4.4終組裝423
13.5總結(jié)和建議424
13.6參考文獻(xiàn)425
第14章3D IC封裝 426
14.1引言 426
14.2采用引線鍵合的芯片堆疊426
14.2.1Au線426
14.2.2Cu線和Ag線426
14.3疊層封裝428
14.3.1引線鍵合PoP 428
14.3.2倒裝芯片PoP 428
14.3.3倒裝芯片封裝上的引線鍵合封裝428
14.3.4iPhone 5s中的PoP 429
14.4晶圓級(jí)封裝 431
14.4.1扇入晶圓級(jí)封裝 431
14.4.2芯片-芯片的3D晶圓級(jí)封裝432
14.5扇出eWLP 435
14.5.1扇出eWLP 435
14.5.23D eWLP——雙芯片堆疊 437
14.5.33D eWLP——在eWLP上的芯片（面對(duì)面）438
14.5.43D eWLP——在eWLP上的芯片（面對(duì)背）438
14.5.53D eWLP——在eWLP上的封裝438
14.5.63D eWLP——在eWLP上的eWLP439
14.6嵌入式板級(jí)封裝440
14.6.1優(yōu)勢(shì)和劣勢(shì) 440
14.6.2不同芯片嵌入工藝441
14.6.3SiP剛性基板中嵌入的芯片 442
14.6.4SiP柔性基板中嵌入的3D芯片442
14.6.5SiP柔性基板中嵌入的3D芯片堆疊 443
14.7總結(jié)和建議 444
14.8參考文獻(xiàn) 444