EDA技術(shù)與VHDL設計（第2版）

第1章 EDA技術(shù)概述1
1.1 EDA技術(shù)及其發(fā)展歷程1
1.2 EDA技術(shù)的特征和優(yōu)勢3
1.2.1 EDA技術(shù)的基本特征4
1.2.2 EDA技術(shù)的優(yōu)勢6
1.3 EDA設計的目標和流程7
1.3.1 EDA技術(shù)的實現(xiàn)目標8
1.3.2 EDA設計流程8
1.3.3 數(shù)字集成電路的設計9
1.3.4 模擬集成電路的設計10
1.4 EDA技術(shù)與ASIC設計11
1.4.1 ASIC的特點與分類11
1.4.2 ASIC的設計方法12
1.4.3 SoC設計15
1.5 硬件描述語言18
1.5.1 VHDL18
1.5.2 Verilog HDL19
1.5.3 AHDL19
1.5.4 Verilog HDL和VHDL的比較20
1.6 EDA設計工具20
1.6.1 EDA設計工具分類21
1.6.2 EDA公司與工具介紹22
習題125
第2章 可編程邏輯器件基礎26
2.1 概述26
2.1.1 可編程邏輯器件發(fā)展歷程26
2.1.2 可編程邏輯器件分類27
2.1.3 可編程邏輯器件的優(yōu)勢30
2.1.4 可編程邏輯器件的發(fā)展趨勢30
2.2 PLD器件的基本結(jié)構(gòu)32
2.2.1 基本結(jié)構(gòu)32
2.2.2 電路符號33
2.2.3 PROM34
2.2.4 PLA35
2.2.5 PAL36
2.2.6 GAL37
2.3 CPLD/FPGA的結(jié)構(gòu)特點39
2.3.1 Lattice公司的CPLD/FPGA39
2.3.2 Xilinx公司的CPLD/FPGA41
2.3.3 Altera和Actel公司的CPLD/FPGA44
2.3.4 CPLD和FPGA的異同45
2.4 可編程邏輯器件的基本資源45
2.4.1 功能單元46
2.4.2 輸入-輸出焊盤46
2.4.3 布線資源47
2.4.4 片內(nèi)RAM49
2.5 可編程邏輯器件的編程工藝50
2.5.1 熔絲型開關(guān)50
2.5.2 反熔絲型開關(guān)51
2.5.3 浮柵編程器件51
2.5.4 基于SRAM的編程器件54
2.6 可編程邏輯器件的設計與開發(fā)54
2.6.1 CPLD/FPGA設計流程54
2.6.2 CPLD/FPGA開發(fā)工具57
2.6.3 CPLD/FPGA的應用選擇59
2.7 可編程邏輯器件的測試技術(shù)61
2.7.1 邊界掃描測試原理62
2.7.2 IEEE 1149.1標準62
2.7.3 邊界掃描策略及相關(guān)工具66
習題266
第3章 典型FPGA/CPLD的結(jié)構(gòu)與配置68
3.1 Stratix高端FPGA系列68
3.1.1 Stratix器件68
3.1.2 Stratix II器件71
3.2 Cyclone低成本FPGA系列74
3.2.1 Cyclone器件74
3.2.2 Cyclone II器件78
3.3 典型CPLD器件84
3.3.1 MAX II器件84
3.3.2 MAX 7000器件85
3.4 FPGA/CPLD的配置87
3.4.1 CPLD器件的配置88
3.4.2 FPGA器件的配置89
習題393
第4章 原理圖與宏功能模塊設計94
4.1 Quartus II原理圖設計94
4.1.1 半加器原理圖輸入94
4.1.2 半加器編譯97
4.1.3 半加器仿真99
4.1.4 全加器設計與仿真101
4.2 Quartus II的優(yōu)化設置102
4.2.1 Settings設置102
4.2.2 分析與綜合設置104
4.2.3 優(yōu)化布局布線104
4.2.4 使用設計助手檢查設計可靠性110
4.3 Quartus II的時序分析112
4.3.1 時序設置與分析112
4.3.2 時序逼近115
4.4 宏功能模塊設計117
4.4.1 Megafunctions庫117
4.4.2 Maxplus2庫126
4.4.3 Primitives庫127
習題4129
第5章 VHDL設計輸入方式132
5.1 Quartus II的VHDL輸入設計132
5.1.1 創(chuàng)建工程文件133
5.1.2 編譯134
5.1.3 仿真136
5.2 Synplify Pro的VHDL輸入設計137
5.2.1 用Synplify Pro綜合的過程139
5.2.2 Synplify Pro與Quartus II的接口142
5.3 Synplify的VHDL輸入設計143
習題5146
第6章 VHDL結(jié)構(gòu)與要素147
6.1 實體147
6.1.1 類屬參數(shù)說明148
6.1.2 端口說明149
6.1.3 實體描述舉例150
6.2 結(jié)構(gòu)體151
6.2.1 結(jié)構(gòu)體的命名151
6.2.2 結(jié)構(gòu)體信號定義語句152
6.2.3 結(jié)構(gòu)體功能描述語句152
6.2.4 結(jié)構(gòu)體描述方法152
6.3 VHDL庫154
6.3.1 庫的種類154
6.3.2 庫的用法155
6.4 VHDL程序包157
6.4.1 程序包組成和格式157
6.4.2 VHDL標準程序包158
6.5 配置159
6.5.1 默認配置159
6.5.2 結(jié)構(gòu)體的配置161
6.6 VHDL文字規(guī)則163
6.6.1 標志符163
6.6.2 數(shù)字164
6.6.3 字符串164
6.7 VHDL數(shù)據(jù)類型165
6.7.1 預定義數(shù)據(jù)類型165
6.7.2 自定義數(shù)據(jù)類型167
6.7.3 用戶自定義的子類型169
6.7.4 數(shù)據(jù)類型的轉(zhuǎn)換169
6.8 VHDL操作符171
6.8.1 邏輯操作符171
6.8.2 關(guān)系操作符171
6.8.3 算術(shù)操作符172
6.8.4 并置操作符173
6.8.5 操作符重載173
6.9 數(shù)據(jù)對象174
6.9.1 常量174
6.9.2 變量175
6.9.3 信號176
6.9.4 文件176
習題6177
第7章 VHDL基本語句與基本設計178
7.1 順序語句178
7.1.1 賦值語句178
7.1.2 IF語句178
7.1.3 CASE語句181
7.1.4 LOOP語句182
7.1.5 NEXT語句184
7.1.6 EXIT語句184
7.1.7 WAIT語句185
7.1.8 子程序調(diào)用語句186
7.2 并行語句188
7.2.1 并行信號賦值語句188
7.2.2 進程語句191
7.2.3 并行過程調(diào)用語句192
7.2.4 元器件例化語句193
7.2.5 生成語句195
7.3 VHDL組合邏輯電路設計198
7.4 VHDL時序邏輯電路設計204
7.4.1 觸發(fā)器204
7.4.2 寄存器206
7.4.3 計數(shù)器207
7.4.4 分頻器208
習題7211
第8章 VHDL設計進階212
8.1 VHDL行為描述方式212
8.2 VHDL結(jié)構(gòu)化描述方式214
8.3 VHDL RTL描述方式217
8.4 有限狀態(tài)機（FSM）設計218
8.4.1 Moore和Mealy狀態(tài)機的選擇218
8.4.2 有限狀態(tài)機的描述方式220
8.4.3 有限狀態(tài)機的同步和復位228
8.4.4 改進的Moore型有限狀態(tài)機234
8.4.5 小結(jié)239
習題8240
第9章 數(shù)字接口實例及分析242
9.1 ST-BUS總線接口設計242
9.1.1 ST-BUS總線時序關(guān)系242
9.1.2 ST-BUS總線接口實例244
9.2 數(shù)字復接分接接口技術(shù)及設計248
9.2.1 數(shù)字復接分接接口技術(shù)原理249
9.2.2 同步數(shù)字復接分接接口設計實例250
9.3 I2C接口設計256
9.3.1 I2C總線工作原理257
9.3.2 I2C總線接口設計實例259
9.4 GMSK基帶調(diào)制接口設計265
9.4.1 GMSK調(diào)制基本原理265
9.4.2 GMSK調(diào)制實現(xiàn)的基本方法267
9.4.3 GMSK基帶調(diào)制接口的實現(xiàn)代碼268
習題9286
第10章 通信算法實例及分析287
10.1 偽隨機序列的產(chǎn)生、檢測設計287
10.1.1 m序列的產(chǎn)生287
10.1.2 m序列的性質(zhì)288
10.1.3 m序列發(fā)生器的VHDL設計288
10.1.4 m序列檢測電路的VHDL設計290
10.2 比特同步設計294
10.2.1 鎖相功能的自同步法原理294
10.2.2 鎖相比特同步的EDA實現(xiàn)方法296
10.3 基帶差分編碼設計305
10.3.1 PSK調(diào)制和差分編碼原理305
10.3.2 PSK差分編碼設計308
10.4 FIR濾波器設計314
10.4.1 FIR濾波器簡介314
10.4.2 使用MATLAB設計FIR濾波器316
10.4.3 FIR濾波器的FPGA普通設計317
10.4.4 FIR濾波器的并行FPGA優(yōu)化設計319
習題10326
參考文獻327