邏輯勢：高速CMOS電路設計

目錄
序
譯者序
開篇
前言
第1章 邏輯勢方法 1
1.1 簡介 2
1.2 邏輯門的延遲 6
1.3 多層級的電路 14
1.4 *佳層級數(shù) 21
1.5 本章方法小結 23
1.6 內容前瞻 25
1.7 習題 26
第2章 設計實例 28
2.1 8-輸入與門 29
2.2 譯碼器 33
2.3 同步仲裁 35
2.3.1 初始電路 36
2.3.2 改進電路 39
2.3.3 新設計 42
2.4 本章小結 43
2.5 習題 44
第3章 基于邏輯勢的推導方法 46
3.1 邏輯門模型 47
3.2 邏輯門的延遲 49
3.3 路徑延遲的*小化方法 52
3.4 路徑長度的選擇方法 55
3.5 錯誤的層級數(shù) 58
3.6 錯誤的門尺寸 60
3.7 本章小結 62
3.8 習題 62
第4章 邏輯勢演算 64
4.1 邏輯勢的定義 65
4.2 輸入端的分類 66
4.3 邏輯勢的計算 67
4.4 非對稱邏輯門 71
4.5 邏輯門的分類 72
4.5.1 與非門 73
4.5.2 或非門 74
4.5.3 選擇器和三態(tài)反相器 74
4.5.4 異或門、同或門和奇偶校驗門 75
4.5.5 多數(shù)表決門 77
4.5.6 加法器進位鏈 78
4.5.7 動態(tài)鎖存器 78
4.5.8 動態(tài)穆勒C單元 79
4.5.9 邏輯勢的上界 80
4.6 估算寄生延遲 80
4.7 邏輯勢的性質 82
4.8 習題 84
第5章 模型校準 86
5.1 校準技術 86
5.2 設計測試電路 88
5.2.1 上升、下降和平均延遲 89
5.2.2 輸入選擇 89
5.2.3 寄生電容 93
5.2.4 制程敏感度 95
5.3 其他表征方法 96
5.3.1 數(shù)據(jù)表 96
5.3.2 測試芯片 99
5.4 特殊電路的校正 100
5.5 本章小結 101
5.6 習題 101
第6章 非對稱邏輯門 103
6.1 設計非對稱邏輯門 104
6.2 非對稱邏輯門的應用 107
6.3 本章小結 111
6.4 習題 111
第7章 上升與下降不同時的延遲 113
7.1 延遲分析 115
7.2 實例分析 118
7.2.1 偏斜門 119
7.2.2 γ和μ對邏輯勢的影響 121
7.3 優(yōu)化CMOS的P/N值 122
7.4 本章小結 125
7.5 習題 126
第8章 電路系列 127
8.1 偽NMOS電路 128
8.2 多米諾電路 131
8.2.1 動態(tài)門的邏輯勢 133
8.2.2 多米諾電路的層級勢 135
8.2.3 設計特定邏輯的靜態(tài)門 140
8.2.4 設計動態(tài)門 142
8.3 傳輸門 144
8.4 本章小結 146
8.5 習題 147
第9章 放大器的叉 148
9.1 叉電路的形式 149
9.2 一個叉電路應該有多少個層級？ 152
9.3 本章小結 157
9.4 習題 158
第10章 分支與內部互連 159
10.1 單輸入分支電路 160
10.1.1 等長分支路徑 160
10.1.2 不等長分支路徑 163
10.2 邏輯單元后的分支 166
10.3 分支與重組電路 168
10.4 內部互連 171
10.4.1 短導線 172
10.4.2 長導線 172
10.4.3 中等長導線 173
10.5 設計方法 174
10.6 習題 175
第11章 寬體結構 176
11.1 n-輸入與門結構 177
11.1.1 *小邏輯勢 177
11.1.2 *小延遲 180
11.1.3 其他的寬體邏輯 181
11.2 n-輸入穆勒C單元電路 181
11.2.1 *小邏輯勢 182
11.2.2 *小延遲 183
11.3 譯碼器 186
11.3.1 簡單譯碼器 186
11.3.2 預譯碼 187
11.3.3 Lyon-Schediwy譯碼器 189
11.4 選擇器 191
11.4.1 選擇器的寬度 191
11.4.2 中等寬度的選擇器 195
11.5 本章小結 197
11.6 習題 197
第12章 總結 199
12.1 邏輯勢理論 199
12.2 頓悟邏輯勢 202
12.3 設計流程 204
12.4 其他設計路徑的方法 207
12.4.1 模擬和微調 207
12.4.2 等量扇出 208
12.4.3 等量延遲 208
12.4.4 數(shù)值優(yōu)化 209
12.5 邏輯勢方法的缺陷 210
12.6 離別語 210
附錄A 術語表 212
附錄B 參考的制程參數(shù) 215
附錄C 精選習題的解 216
參考文獻 225
索引 226