FPGA現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)教程：基于Xilinx可編程邏輯器件與Vivado平臺

目錄
第1章現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)概論
1.1概述
1.2數(shù)字系統(tǒng)的層次化結(jié)構(gòu)
1.2.1開關(guān)電路級的基礎(chǔ)——CMOS反相器
1.2.2邏輯級的門電路
1.2.3寄存器傳輸級的有限狀態(tài)機(jī)
1.2.4數(shù)字系統(tǒng)的系統(tǒng)級構(gòu)成
1.2.5復(fù)雜系統(tǒng)的算法級設(shè)計(jì)
1.3數(shù)字系統(tǒng)設(shè)計(jì)的描述方法
1.3.1原理圖設(shè)計(jì)
1.3.2程序設(shè)計(jì)法
1.3.3IP模塊的使用
1.3.4基于模型的設(shè)計(jì)技術(shù)
1.3.5高層次綜合——HLS設(shè)計(jì)
1.3.6腳本設(shè)計(jì)技術(shù)
1.4IP技術(shù)
1.4.1IP知識產(chǎn)權(quán)模塊
1.4.2IP模塊的種類與應(yīng)用
1.4.3片上系統(tǒng)和IP核復(fù)用
1.5全可編程FPGA/SoC實(shí)現(xiàn)智能化系統(tǒng)
1.5.1軟件智能化和硬件最佳化
1.5.2在線可重構(gòu)技術(shù)
1.5.3可重配置加速堆棧
1.5.4自適應(yīng)計(jì)算加速平臺
本章小結(jié)
習(xí)題
第2章可編程邏輯器件
2.1概述
2.1.1可編程邏輯器件概述
2.1.2可編程邏輯器件分類
2.2CPLD的結(jié)構(gòu)和工作原理
2.2.1簡單可編程邏輯器件原理
2.2.2CPLD的結(jié)構(gòu)和工作原理
2.3FPGA的結(jié)構(gòu)和工作原理
2.3.1SRAM查找表類型
2.3.2反熔絲多路開關(guān)類型
2.4邏輯級FPGA的結(jié)構(gòu)和工作原理
2.4.1可編程邏輯
2.4.2可編程互連線
2.4.3可編程I/O
2.5系統(tǒng)級FPGA的結(jié)構(gòu)和工作原理
2.5.1片上存儲器及接口
2.5.2數(shù)字時鐘管理
2.5.3時鐘資源
2.5.4系統(tǒng)級I/O
2.6平臺級FPGA的結(jié)構(gòu)和工作原理
2.6.1DSP模塊
2.6.2高速串行接口
2.7全可編程FPGA的特性和結(jié)構(gòu)
2.7.1采用統(tǒng)一的7系列架構(gòu)
2.7.2高性能和低功耗結(jié)合的工藝
2.8ASIC架構(gòu)的UltraScale系列
2.8.1UltraScale架構(gòu)
2.8.2SSI互連技術(shù)
2.9FPGA的配置
2.9.1編程原理簡介
2.9.2編程模式
2.9.3典型的配置電路
2.9.4編程流程
2.9.5部分重配置
本章小結(jié)
習(xí)題
第3章Verilog硬件描述語言
3.1硬件描述語言概述
3.1.1硬件描述語言特點(diǎn)
3.1.2層次化設(shè)計(jì)
3.2Verilog HDL程序的基本結(jié)構(gòu)
3.2.1模塊結(jié)構(gòu)分析
3.2.2模塊的實(shí)例化
3.3Verilog HDL詞法、數(shù)據(jù)類型和運(yùn)算符
3.3.1詞法約定
3.3.2數(shù)據(jù)類型
3.3.3運(yùn)算符
3.4Verilog HDL行為語句
3.4.1賦值語句
3.4.2順序塊和并行塊語句
3.4.3結(jié)構(gòu)說明語句
3.4.4條件語句
3.4.5循環(huán)語句
3.4.6系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
3.4.7編譯預(yù)處理命令
3.4.8Verilog HDL可綜合設(shè)計(jì)
3.5Verilog HDL設(shè)計(jì)舉例
3.5.1組合電路設(shè)計(jì)
3.5.2時序電路設(shè)計(jì)
3.5.3數(shù)字系統(tǒng)設(shè)計(jì)
3.5.4數(shù)碼管掃描顯示電路
3.5.5LED通用異步收發(fā)電路設(shè)計(jì)
3.6Testbench文件與設(shè)計(jì)
本章小結(jié)
習(xí)題
第4章Vivado設(shè)計(jì)工具
4.1Vivado工具概述
4.1.1單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型
4.1.2標(biāo)準(zhǔn)化XDC約束文件——SDC
4.1.3多維度分析布局器
4.1.4IP封裝器、集成器和目錄
4.1.5Vivado HLS
4.1.6其他特性
4.1.7TCL特性
4.1.8Vivado按鍵流程執(zhí)行設(shè)計(jì)項(xiàng)目
4.2Vivado設(shè)計(jì)流程
4.2.1創(chuàng)建工程
4.2.2功能仿真
4.2.3RTL級分析
4.2.4綜合設(shè)計(jì)
4.2.5分配引腳和時序
4.2.6設(shè)計(jì)實(shí)現(xiàn)
4.2.7生成bit文件
4.2.8下載
4.3產(chǎn)生IP集成器子系統(tǒng)設(shè)計(jì)
4.3.1產(chǎn)生IP集成器模塊設(shè)計(jì)
4.3.2定制IP
4.3.3完成子系統(tǒng)設(shè)計(jì)
4.3.4產(chǎn)生IP輸出產(chǎn)品
4.3.5例示IP到設(shè)計(jì)中
4.4硬件診斷
4.4.1設(shè)計(jì)診斷概述
4.4.2Vivado邏輯診斷IP核
4.4.3HDL例示法添加ILA核
4.4.4系統(tǒng)內(nèi)診斷uart_led設(shè)計(jì)
4.4.5網(wǎng)表插入法添加診斷核
4.4.6添加VIO診斷核
本章小結(jié)
習(xí)題
第5章數(shù)字系統(tǒng)的高級設(shè)計(jì)與綜合
5.1Verilog編程風(fēng)格
5.1.1邏輯推理
5.1.2陷阱
5.1.3設(shè)計(jì)組織
5.1.4針對Xilinx FPGA的HDL編碼
5.2綜合優(yōu)化
5.2.1速度與面積
5.2.2資源共享
5.2.3流水線、重新定時和寄存器平衡
5.2.4有限狀態(tài)機(jī)編譯
5.3數(shù)字系統(tǒng)的同步設(shè)計(jì)
5.3.1同步設(shè)計(jì)基本原理
5.3.2建立和保持時間
5.3.3時序例外約束
5.3.4同步設(shè)計(jì)中的異步問題
5.4數(shù)字系統(tǒng)的綜合
5.4.1數(shù)字系統(tǒng)綜合概述
5.4.2系統(tǒng)級綜合
5.4.3高級綜合
5.4.4寄存器傳輸級綜合
5.4.5邏輯級綜合
本章小結(jié)
習(xí)題
第6章綜合設(shè)計(jì)實(shí)例
6.1實(shí)例一： 鍵盤輸入電路設(shè)計(jì)
6.1.1PS/2通信協(xié)議
6.1.2PS/2接口設(shè)計(jì)
6.1.3鍵盤輸入程序
6.2實(shí)例二： VGA顯示電路設(shè)計(jì)
6.2.1設(shè)計(jì)任務(wù)
6.2.2原理分析與系統(tǒng)方案
6.2.3彩條顯示
6.2.4Logo的VGA顯示
6.3實(shí)例三： 俄羅斯方塊游戲設(shè)計(jì)
6.3.1系統(tǒng)組成
6.3.2數(shù)據(jù)通道
6.3.3控制單元
6.3.4按鍵輸入處理模塊
6.3.5顯示部分
6.4實(shí)例四： 五子棋人機(jī)對弈游戲設(shè)計(jì)
6.4.1gobang_top
6.4.2gobang_datapath
6.4.3gobang_logic
6.4.4gobang_strategy
6.4.5score_calculater
6.4.6win_checker
6.4.7輸出顯示
習(xí)題
附錄AEGO1用戶手冊
A.1概述
A.2FPGA
A.3板卡供電
A.4系統(tǒng)時鐘
A.5FPGA配置
A.6通用I/O接口
A.6.1按鍵
A.6.2開關(guān)
A.6.3LED
A.6.4七段數(shù)碼管
A.7VGA接口
A.8音頻接口
A.9USBUART/JTAG接口
A.10USB轉(zhuǎn)PS2接口
A.11SRAM接口
A.12模擬電壓輸入
A.13DAC輸出接口
A.14藍(lán)牙模塊
A.15通用擴(kuò)展I/O
附錄BVerilog HDL(IEEE 1364—2001)關(guān)鍵詞表及說明
參考文獻(xiàn)