計算機組成原理在線實驗教程：FPGA遠程實驗平臺教學與實踐

第1章 PYNQ開發(fā)平臺介紹
1．1 PYNQ開發(fā)板
1．1．1 PYNQZl
1．1．2 PYNQ22
1．2 Zynq7020芯片
1．3 PYNQ框架
1．4 PYNQ平臺的使用
第2章 實驗環(huán)境的準備
2．1 線下方式實驗環(huán)境的準備
2．1．1 在本機安裝Vivado軟件
2．1．2 PYNQ板卡的準備
2．1．3 使用JupyterNotebook與PYNQ建立連接
2．2 線上方式實驗環(huán)境的準備
第3章 基于PYNQ的組成原理實驗流程概覽
3．1 整體開發(fā)流程介紹
3．2 Vivado開發(fā)流程概覽
3．3 基于Python的硬件交互
第4章 Vivado開發(fā)流程
4．1 創(chuàng)建工程
4．2 設計輸入
4．2．1 原理圖方式
4．2．2 Verilog/VHDL方式
4．3 仿真
4．4 綜合
4．5 引腳綁定（I/O處理）
4．5．1 物理引腳的綁定
4．5．2 與監(jiān)控模塊（PS）的連接
4．6 實現(xiàn)
4．7 TCI．使用介紹
4．8 實例演示
4．8．1 原理圖方式
4．8．2 Verilog方式
第5章 基于Python的I/O交互
5．1 JupyterNotebook介紹
5．1．1 Jupyter組件
5．1．2 Notebook基礎
5．1．3 Notebook用戶界面
5．2 使用PYNQOverlay加載流文件
5．3 Python引腳綁定
5．4 基于Python調試組合邏輯
5．5 基于Python調試時序邏輯
5．6 實例演示
5．6．1 上傳．bit和．tcl文件
5．6．2 基于Python的I/O交互
第6章 硬件描述語言簡介
6．1 “模塊”的描述
6．1．1 輸入／輸出端口說明
6．1．2 數(shù)據(jù)對象和數(shù)據(jù)類型
6．1．3 順序語句與并行語句
6．2 模塊基本用法示例
6．2．1 八位乘法器
6．2．2 譯碼器
6．2．3 八位二進制比較器
6．2．4 JK觸發(fā)器設計
6．3 層次化設計
6．3．1 描述方式
6．3．2 層次化設計的寫法
6．4 VHDL語言基礎
6．4．1 標識符
6．4．2 數(shù)據(jù)對象
6．4．3 數(shù)據(jù)類型
6．4．4 數(shù)據(jù)類型轉換
6．4．5 運算符
6．4．6 運算符優(yōu)先級
6．4．7 VHDL常用語法
6．5 VerilogHDL語言基礎
6．5．1 數(shù)據(jù)類型
6．5．2 數(shù)字表示形式
6．5．3 parameter定義常量
6．5．4 宏定義tdefine
6．5．5 運算符及表達式
6．5．6 運算符優(yōu)先級
6．5．7 VerilogHDL常用語法
……
第7章 基于開源CPU的組成原理實驗
第8章 實驗內容設計
參考文獻