納米數(shù)字集成電路的偏差效應分析與優(yōu)化：從電路級到系統(tǒng)級

目錄

第1章緒論

1．1工藝偏差

1．2NBTI效應

1．3章節(jié)組織結構

第一部分電路級參數(shù)偏差分析和優(yōu)化


第2章國內(nèi)外研究現(xiàn)狀

2．1硅前老化分析和預測

2．1．1反應擴散模型

2．1．2基于額定參數(shù)值的NBTI模型

2．1．3考慮工藝偏差的老化統(tǒng)計模型和分析

2．2在線電路老化預測

2．2．1基于時延監(jiān)測原理的在線老化預測方法

2．2．2超速時延測試

2．2．3基于測量漏電變化原理的在線老化預測方法

2．3相關的優(yōu)化方法

2．3．1電路級優(yōu)化

2．3．2體系結構級優(yōu)化

第3章面向工作負載的電路老化分析和預測

3．1老化分析和預測方法概述

3．2關鍵通路和關鍵門的識別

3．2．1潛在關鍵通路識別

3．2．2潛在關鍵通路的精簡

3．2．3關鍵門的識別

3．3占空比的求解

3．3．1時延約束

3．3．2占空比取值約束

3．4實驗及結果分析

3．5本章小結

第4章電路老化的統(tǒng)計預測和優(yōu)化

4．1硅前電路老化的統(tǒng)計預測和優(yōu)化

4．1．1門級老化統(tǒng)計模型

4．1．2統(tǒng)計關鍵門的識別

4．1．3門設計尺寸縮放算法

4．1．4實驗及結果分析

4．2硅前和硅后協(xié)同的電路老化統(tǒng)計分析和預測

4．2．1方法概述

4．2．2目標通路的識別

4．2．3硅后學習

4．2．4實驗及結果分析

4．3本章小結

第5章在線電路老化預測

5．1基于時延監(jiān)測原理的在線電路老化預測方法

5．1．1雙功能時鐘信號生成電路

5．1．2抗工藝偏差影響的設計考慮

5．1．3實驗及結果分析

5．1．4本節(jié)小結

5．2基于測量漏電變化原理的在線電路老化預測方法

5．2．1漏電變化與時延變化之間相關性的刻畫

5．2．2漏電變化的測量

5．2．3實驗及結果分析

5．2．4本節(jié)小結

第6章多向量方法優(yōu)化電路老化和漏電

6．1單獨優(yōu)化NBTI效應導致的電路老化

6．1．1控制向量的生成

6．1．2最佳占空比的求解

6．1．3硬件實現(xiàn)

6．1．4實驗及結果分析

6．2電路老化和靜態(tài)漏電的協(xié)同優(yōu)化

6．2．1協(xié)同優(yōu)化模型

6．2．2最佳占空比的求解

6．2．3實驗及結果分析

6．3本章小結

第二部分系統(tǒng)級參數(shù)偏差分析和優(yōu)化


第7章參數(shù)偏差在系統(tǒng)級的表現(xiàn)和影響

7．1參數(shù)偏差對于多核處理器性能的影響

7．2基于電壓/頻率島的全局異步局部同步設計方法

第8章相關的國內(nèi)外研究現(xiàn)狀

8．1系統(tǒng)級偏差建模和分析方法

8．2基于全局異步局部同步設計的系統(tǒng)級偏差優(yōu)化方法

第9章參數(shù)良品率感知的多處理器片上系統(tǒng)能耗統(tǒng)計優(yōu)化方法

9．1背景知識介紹

9．1．1目標平臺與應用

9．1．2能耗模型

9．1．3延遲模型

9．1．4統(tǒng)計任務調(diào)度

9．2統(tǒng)計能耗優(yōu)化方法

9．2．1問題歸納

9．2．2優(yōu)化方法概述

9．2．3統(tǒng)計偏差模擬

9．2．4統(tǒng)計能耗優(yōu)化

9．2．5統(tǒng)計任務調(diào)度和操作電壓配置

9．2．6統(tǒng)計電壓/頻率島劃分

9．3實驗數(shù)據(jù)及分析

9．3．1實驗環(huán)境

9．3．2實驗結果

9．4本章小結

第10章面向三維多核片上系統(tǒng)的熱感知硅后能耗優(yōu)化方法

10．1背景知識介紹

10．1．1目標平臺與應用

10．1．2面向三維SoC的能耗模型和延遲模型

10．1．3三維熱模型

10．1．4面向三維芯片的統(tǒng)計偏差模擬

10．2優(yōu)化框架

10．2．1能效感知的任務調(diào)度

10．2．2任務遷移算法

10．3實驗結果及分析

10．3．1實驗配置及說明

10．3．2實驗結果

10．4結論

參考文獻