EDA技術(shù)與應(yīng)用（第2版）

第1章 EDA技術(shù)概述
1．1 EDA技術(shù)及發(fā)展
1．2 硬件描述語言
1．3 可編程邏輯器件
1．4 EDA設(shè)計(jì)流程及其工具
習(xí)題
第2章 EDA工具軟件
2．1 Quartus II簡介
2．2 Quartus II的原理圖輸入設(shè)計(jì)法
2．2．1 建立設(shè)計(jì)工程
2．2．2 設(shè)計(jì)項(xiàng)目的編譯
2．2．3 生成元件符號
2．2．4 設(shè)計(jì)項(xiàng)目的仿真
2．2．5 編程下載設(shè)計(jì)文件
2．2．6 設(shè)計(jì)電路硬件調(diào)試
2．3 層次化設(shè)計(jì)方法
2．4 MAX+plus II老式宏函數(shù)的應(yīng)用
2．5 Quartus II強(qiáng)函數(shù)的應(yīng)用
2．6 嵌入式邏輯分析儀的使用方法
2．6．1 十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)
2．6．2 打開SignalTap II編輯窗口
2．6．3 調(diào)入節(jié)點(diǎn)信號
2．6．4 參數(shù)設(shè)置
2．6．5 文件存盤
2．6．6 編譯與下載
2．6．7 運(yùn)行分析
習(xí)題
第3章 可編程邏輯器件
3．1 可編程邏輯器件的概述
3．1．1 可編程邏輯器件的分類
3．1．2 可編程邏輯器件的發(fā)展
3．1．3 可編程邏輯器件的結(jié)構(gòu)原理
3．2 編程與配置
3．2．1 JTAG方式的在系統(tǒng)編程
3．2．2 使用PC并口配置FPGA
習(xí)題
第4章 VHDL語言
4．1 VHDL簡介
4．1．1 VHDL發(fā)展概況
4．1．2 VHDL的特點(diǎn)
4．2 VHDL程序基本結(jié)構(gòu)
4．2．1 庫和程序包
4．2．2 實(shí)體
4．2．3 結(jié)構(gòu)體
4．2．4 配置
4．2．5 VHDL設(shè)計(jì)實(shí)例
4．3 VHDL語言要素
4．3．1 VHDL文字規(guī)則
4．3．2 VHDL數(shù)據(jù)對象
4．3．3 VHDL數(shù)據(jù)類型
4．3．4 VHDL的預(yù)定義數(shù)據(jù)類型
4．3．5 IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯位和矢量
4．3．6 用戶自定義的預(yù)定義數(shù)據(jù)類型
4．3．7 VHDL操作符
4．4 VHDL順序語句
4．4．1 賦值語句
4．4．2 轉(zhuǎn)向控制語句
4．4．3 WAIT語句
4．4．4 ASSERT（斷言）語句
4．4．5 RETURN（返回）語句
4．4．6 NULL（空操作）語句
4．5 VHDL并行語句
4．5．1 進(jìn)程語句
4．5．2 塊語句
4．5．3 并行信號賦值語句
4．5．4 7元件例化語句
4．5．5 生成語句
4．5．6 子程序和并行過程調(diào)用語句
習(xí)題
第5章 EDA技術(shù)應(yīng)用
5．1 組合邏輯電路的設(shè)計(jì)
5．1．1 門電路的設(shè)計(jì)
5．1．2 編碼器的設(shè)計(jì)
5．1．3 譯碼器的設(shè)計(jì)
5．1．4 數(shù)據(jù)選擇器的設(shè)計(jì)
5．1．5 數(shù)值比較器的設(shè)計(jì)
5．1．6 運(yùn)算電路的設(shè)計(jì)
5．2 時序邏輯電路的設(shè)計(jì)
5．2．1 觸發(fā)器的設(shè)計(jì)
5．2．2 鎖存器的設(shè)計(jì)
5．2．3 寄存器和移位寄存器的設(shè)計(jì)
5．2．4 計(jì)數(shù)器的設(shè)計(jì)
5．3 存儲器的設(shè)計(jì)
5．3．1 只讀存儲器的設(shè)計(jì)
5．3．2 隨機(jī)存儲器RAM的設(shè)計(jì)
5．4 EDA技術(shù)設(shè)計(jì)實(shí)例
5．4．1 任意分頻器的VHDL設(shè)計(jì)
5．4．2 序列檢測器的設(shè)計(jì)
習(xí)題
第6章 EDA技術(shù)實(shí)驗(yàn)
6．1 EDA基礎(chǔ)實(shí)驗(yàn)
6．1．1 實(shí)驗(yàn)1——EDA軟件的熟悉與使用
6．1．2 實(shí)驗(yàn)2——1位半加器的設(shè)計(jì)
6．1．3 實(shí)驗(yàn)3——1位全加器的設(shè)計(jì)
6．1．4 實(shí)驗(yàn)4——譯碼器實(shí)驗(yàn)
6．1．5 實(shí)驗(yàn)5——基于LPM_ROM的九九乘法器
6．1．6 實(shí)驗(yàn)6——數(shù)據(jù)選擇器的VHDL設(shè)計(jì)
6．1．7 實(shí)驗(yàn)7——觸發(fā)器實(shí)驗(yàn)
6．1．8 實(shí)驗(yàn)8——計(jì)數(shù)器實(shí)驗(yàn)
6．2 EDA綜合實(shí)驗(yàn)
6．2．1 實(shí)驗(yàn)9——數(shù)碼管顯示控制實(shí)驗(yàn)
6．2．2 實(shí)驗(yàn)10——計(jì)數(shù)、譯碼和顯示電路設(shè)計(jì)
6．2．3 實(shí)驗(yàn)11——2位十進(jìn)制數(shù)字頻率計(jì)
6．2．4 實(shí)驗(yàn)12——序列信號發(fā)生器
6．2．5 實(shí)驗(yàn)13——8位硬件加法器
6．2．6 實(shí)驗(yàn)14——D／A接口電路與波形發(fā)生器設(shè)計(jì)
6．2．7 實(shí)驗(yàn)15——鍵盤控制電路設(shè)計(jì)
6．3 EDA設(shè)計(jì)實(shí)驗(yàn)
6．3．1 實(shí)驗(yàn)16——花樣彩燈控制器的設(shè)計(jì)
6．3．2 實(shí)驗(yàn)17——數(shù)字鐘的設(shè)計(jì)
6．3．3 實(shí)驗(yàn)18——8位數(shù)字頻率計(jì)的設(shè)計(jì)
6．3．4 實(shí)驗(yàn)19——8人電子搶答器的設(shè)計(jì)
6．3．5 實(shí)驗(yàn)20——交通信號燈的設(shè)計(jì)
第7章 VerilogHDL語言
7．1 Verilog HDL模塊結(jié)構(gòu)
7．1．1 模塊端口的定義
7．1．2 模塊內(nèi)容
7．2 Verilog HDL語言要素
7．2．1 空白符和注釋
7．2．2 常數(shù)
7．2．3 字符串
7．2．4 標(biāo)識符
7．2．5 關(guān)鍵字
7．2．6 操作符
7．2．7 Verilog HDL數(shù)據(jù)對象
7．3 Verilog HDL的語句
7．3．1 賦值語句
7．3．2 條件語句
7．3．3 循環(huán)語句
7．3．4 結(jié)構(gòu)聲明語句
7．4 不同抽象級別的Verilog HDL模型
7．4．1 Verilog HDL門級描述
7．4．2 Verilog HDL的行為級描述
7．4．3 用結(jié)構(gòu)描述實(shí)現(xiàn)電路系統(tǒng)設(shè)計(jì)
習(xí)題
附錄A Altera DE2-70 EDA開發(fā)板簡介
A．1 DE2-70開發(fā)板的結(jié)構(gòu)
A．2 DE2-70開發(fā)板目標(biāo)芯片的引腳分布
附錄B ZY11EDA13BE型EDA技術(shù)實(shí)驗(yàn)箱簡介
參考文獻(xiàn)