EDA技術(shù)及應(yīng)用

第1章概述
1.1EDA技術(shù)及其發(fā)展
1.1.1EDA技術(shù)的含義
1.1.2EDA技術(shù)的優(yōu)勢
1.1.3EDA技術(shù)的發(fā)展歷程
1.2EDA技術(shù)四要素
1.2.1軟件開發(fā)工具
1.2.2硬件描述語言
1.2.3大規(guī)?？删幊踢壿嬈骷?br />1.2.4實驗開發(fā)系統(tǒng)
1.3EDA流程及工具
1.3.1源程序的編輯和輸入
1.3.2邏輯綜合和優(yōu)化
1.3.3目標器件的布線/適配
1.3.4目標器件的編程/下載
1.3.5設(shè)計過程中的仿真
1.3.6硬件仿真/硬件測試
1.4IP核
1.4.1軟核
1.4.2硬核
1.4.3固核
1.5EDA技術(shù)應(yīng)用展望
1.5.1EDA技術(shù)應(yīng)用于科研和新產(chǎn)品的開發(fā)
1.5.2EDA技術(shù)應(yīng)用于專用集成電路的開發(fā)
習題
第2章CPLD/FPGA結(jié)構(gòu)與工作原理
2.1CPLD
2.1.1CPLD的基本結(jié)構(gòu)
2.1.2CPLD實現(xiàn)邏輯的基本原理
2.2FPGA
2.2.1主要內(nèi)部資源
2.2.2FPGA的供電機制
2.2.3FPGA的配置
2.2.4器件的標識方法說明
2.3CPLD和FPGA的比較
習題
第3章VHDL結(jié)構(gòu)與要素
3.1VHDL概述
3.1.1一個設(shè)計實例
3.1.2設(shè)計實例的說明與分析
3.2VHDL結(jié)構(gòu)
3.2.1庫、程序包和配置
3.2.2實體
3.2.3結(jié)構(gòu)體
3.3端口模式
3.4數(shù)據(jù)類型
3.4.1VHDL的預(yù)定義數(shù)據(jù)類型
3.4.2IEEE預(yù)定義標準邏輯位與標準邏輯矢量
3.4.3其他預(yù)定義標準數(shù)據(jù)類型
3.4.4自行定義的數(shù)據(jù)類型
3.5數(shù)據(jù)對象
3.5.1常量
3.5.2變量
3.5.3信號
3.5.4常量、變量、信號的比較
3.5.5進程中的信號賦值與變量賦值
3.6操作符
3.6.1并置連接操作符
3.6.2邏輯操作符
3.6.3關(guān)系操作符
3.6.4算術(shù)操作符
3.6.5重載操作符
3.7文字規(guī)則
3.7.1基本規(guī)則
3.7.2數(shù)字型文字
3.7.3字符串型文字
3.7.4標識符
3.7.5下標名及下標段名
3.7.6關(guān)鍵詞
習題
第4章QuartusⅡ應(yīng)用指南
4.1VHDL文本輸入設(shè)計流程
4.1.1建立工程文件夾和編輯文本
4.1.2創(chuàng)建工程
4.1.3全程編譯
4.1.4時序仿真
4.1.5應(yīng)用網(wǎng)表觀察器
4.1.6引腳鎖定
4.1.7基于USBBlaster編程下載器的配置文件下載
4.2原理圖輸入設(shè)計方法
4.2.1輸入設(shè)計項目和存盤
4.2.2將底層設(shè)計設(shè)置成可調(diào)用的元件
4.2.3全加器設(shè)計——頂層設(shè)計
4.2.4原理圖設(shè)計中總線的應(yīng)用
習題
第5章VHDL基本語句
5.1順序語句
5.1.1順序賦值語句
5.1.2IF語句
5.1.3CASE語句
5.1.4LOOP語句
5.1.5NEXT語句
5.1.6EXIT語句
5.1.7WAIT語句
5.2并行語句
5.2.1并行信號賦值語句
5.2.2進程語句
5.2.3元件例化語句
5.2.4生成語句
習題
第6章VHDL設(shè)計
6.1基于CPLD/FPGA的數(shù)字電路設(shè)計中的幾個問題
6.1.1建立和保持時間
6.1.2競爭和冒險
6.1.3復(fù)位與置位
6.1.4關(guān)于延時
6.1.5VHDL語言應(yīng)用技巧
6.2VHDL描述風格
6.2.1結(jié)構(gòu)描述
6.2.2數(shù)據(jù)流描述
6.2.3行為描述
6.3組合邏輯電路設(shè)計
6.3.1門電路
6.3.2譯碼器
6.3.3全加器
6.3.4數(shù)據(jù)選擇器
6.3.5比較器
6.3.6總線緩沖器
6.4時序邏輯電路設(shè)計
6.4.1觸發(fā)器
6.4.2數(shù)碼寄存器和移位寄存器
6.4.3計數(shù)器
6.4.4m序列發(fā)生器
6.5狀態(tài)機的VHDL設(shè)計
6.5.1狀態(tài)機設(shè)計法的優(yōu)勢
6.5.2狀態(tài)機的形式
6.5.3狀態(tài)機的基本結(jié)構(gòu)
6.5.4一般狀態(tài)機的VHDL設(shè)計
6.5.5一個狀態(tài)機的設(shè)計實例
6.6LPM定制
6.6.1定制ROM
6.6.2定制PLL
6.6.3定制RAM
習題
第7章EDA技術(shù)應(yīng)用實例
7.1溫濕度自動監(jiān)控系統(tǒng)設(shè)計
7.1.1系統(tǒng)設(shè)計方案
7.1.2溫濕度數(shù)據(jù)采集的控制——DHT11的驅(qū)動
7.1.3BCD十六進制譯碼器設(shè)計
7.1.4液晶顯示器的驅(qū)動
7.1.5系統(tǒng)時鐘信號與液晶使能信號的產(chǎn)生
7.1.6系統(tǒng)頂層設(shè)計
7.2電機傳動控制模擬系統(tǒng)設(shè)計
7.2.1設(shè)計方案一
7.2.2設(shè)計方案二
7.3自動售貨機控制系統(tǒng)設(shè)計
7.3.1系統(tǒng)設(shè)計要求
7.3.2系統(tǒng)分析
7.3.3秒脈沖的產(chǎn)生
7.3.4自動售貨機主控模塊設(shè)計
7.3.5顯示模塊設(shè)計
7.3.6系統(tǒng)頂層設(shè)計
7.4多功能音樂播放器設(shè)計
7.4.1系統(tǒng)設(shè)計方案
7.4.2分頻模塊
7.4.3選曲模塊設(shè)計
7.4.4地址發(fā)生器設(shè)計
7.4.5定制簡譜數(shù)據(jù)的ROM
7.4.6簡譜轉(zhuǎn)換成分頻數(shù)
7.4.7數(shù)控分頻和占空比調(diào)整設(shè)計
7.4.8基于點陣顯示屏的曲名顯示
7.4.9系統(tǒng)頂層設(shè)計
第8章EDA技術(shù)設(shè)計實驗項目
設(shè)計一8位數(shù)碼掃描顯示電路
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
設(shè)計二直流電機的PWM控制
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
設(shè)計三基于VHDL狀態(tài)機的A/D采樣控制電路設(shè)計
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
設(shè)計四硬件樂曲演奏電路及擴展設(shè)計——音樂播放器
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
設(shè)計五四人搶答電路與八路彩燈控制器
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
設(shè)計六交通燈控制系統(tǒng)設(shè)計
一、設(shè)計目的
二、設(shè)計內(nèi)容及要求
三、設(shè)計原理
四、思考
參考文獻