Altera FPGA系統(tǒng)設(shè)計(jì)實(shí)用教程（第2版）

第1章FPGA開(kāi)發(fā)簡(jiǎn)介
1.1可編程邏輯器件概述
1.2FPGA芯片
1.2.1FPGA框架結(jié)構(gòu)
1.2.2Altera公司的FPGA
1.3FPGA開(kāi)發(fā)工具
1.4基于FPGA的開(kāi)發(fā)流程
1.4.1FPGA設(shè)計(jì)方法概論
1.4.2典型FPGA開(kāi)發(fā)流程
1.4.3FPGA的配置
1.4.4基于FPGA的SoC設(shè)計(jì)方法
第2章硬件描述語(yǔ)言
2.1VHDL硬件描述語(yǔ)言
2.1.1程序基本結(jié)構(gòu)
2.1.2VHDL程序語(yǔ)法規(guī)則
2.1.3并行語(yǔ)句
2.1.4順序語(yǔ)句
2.1.5子程序及子程序調(diào)用語(yǔ)句
2.2Verilog硬件描述語(yǔ)言
2.2.1Verilog HDL程序基本結(jié)構(gòu)
2.2.2Verilog HDL數(shù)據(jù)類型
2.2.3Verilog HDL運(yùn)算符
2.2.4Verilog HDL描述語(yǔ)句
2.2.5語(yǔ)句的順序執(zhí)行與并行執(zhí)行
2.2.6Verilog HDL元件例化
第3章Quartus Prime設(shè)計(jì)開(kāi)發(fā)環(huán)境
3.1Quartus Prime概述
3.2Quartus Prime設(shè)計(jì)流程
3.2.1設(shè)計(jì)輸入
3.2.2設(shè)計(jì)處理
3.2.3波形仿真
3.2.4器件編程
3.3嵌入式邏輯分析儀使用
第4章基本電路的HDL設(shè)計(jì)
4.1基本電路的VHDL設(shè)計(jì)
4.1.1優(yōu)先編碼器
4.1.2數(shù)據(jù)選擇器
4.1.3組合邏輯電路與并行語(yǔ)句、進(jìn)程語(yǔ)句的關(guān)系
4.1.4運(yùn)算電路
4.1.5時(shí)鐘信號(hào)
4.1.6鎖存器和觸發(fā)器
4.1.7同步、異步信號(hào)描述
4.1.8同步電路設(shè)計(jì)原則
4.1.9計(jì)數(shù)器
4.1.10分頻電路
4.1.11寄存器
4.1.12狀態(tài)機(jī)
4.1.13動(dòng)態(tài)掃描電路
4.2基本電路的Verilog設(shè)計(jì)
4.2.1優(yōu)先編碼器
4.2.2譯碼器
4.2.3數(shù)據(jù)選擇器
4.2.4運(yùn)算電路設(shè)計(jì)
4.2.5時(shí)鐘信號(hào)
4.2.6觸發(fā)器
4.2.7同步、異步控制信號(hào)
4.2.8計(jì)數(shù)器
4.2.9分頻器
4.2.10寄存器
4.2.11串并轉(zhuǎn)換電路
4.2.12有限狀態(tài)機(jī)
4.2.13動(dòng)態(tài)掃描電路
第5章基于IP的設(shè)計(jì)
5.1IP核
5.2觸發(fā)器IP核的VHDL設(shè)計(jì)應(yīng)用
5.3存儲(chǔ)器IP核的VHDL設(shè)計(jì)應(yīng)用
5.4鎖相環(huán)IP核的VHDL設(shè)計(jì)應(yīng)用
5.5運(yùn)算電路IP核的VHDL設(shè)計(jì)應(yīng)用
第6章人機(jī)交互接口設(shè)計(jì)
6.1鍵盤掃描電路的VHDL設(shè)計(jì)
6.1.1設(shè)計(jì)原理
6.1.2設(shè)計(jì)實(shí)現(xiàn)
6.1.3綜合仿真
6.2液晶驅(qū)動(dòng)電路的VHDL設(shè)計(jì)
6.2.1設(shè)計(jì)原理
6.2.2設(shè)計(jì)實(shí)現(xiàn)
6.2.3綜合仿真
第7章數(shù)字信號(hào)處理
7.1差錯(cuò)控制電路的VHDL設(shè)計(jì)(CRC校驗(yàn)電路)
7.1.1設(shè)計(jì)原理
7.1.2校驗(yàn)電路的VHDL實(shí)現(xiàn)
7.1.3綜合仿真
7.2濾波電路的VHDL設(shè)計(jì)
7.2.1設(shè)計(jì)原理
7.2.2FIR濾波電路的設(shè)計(jì)實(shí)現(xiàn)
7.2.3綜合仿真
7.3HDB3基帶信號(hào)編譯碼電路的VHDL設(shè)計(jì)
7.3.1設(shè)計(jì)原理
7.3.2設(shè)計(jì)實(shí)現(xiàn)
7.3.3綜合仿真
第8章密碼算法設(shè)計(jì)
8.1分組密碼算法的VHDL設(shè)計(jì)（SM4）
8.1.1SM4算法原理
8.1.2設(shè)計(jì)實(shí)現(xiàn)
8.1.3仿真驗(yàn)證
8.2流密碼算法的VHDL設(shè)計(jì)(ZUC)
8.2.1ZUC算法原理
8.2.2設(shè)計(jì)實(shí)現(xiàn)
8.2.3仿真驗(yàn)證
8.3HASH算法的VHDL設(shè)計(jì)(SM3)
8.3.1SM3算法原理
8.3.2設(shè)計(jì)實(shí)現(xiàn)
8.3.3仿真驗(yàn)證
第9章基于Nios Ⅱ的SOPC系統(tǒng)開(kāi)發(fā)
9.1簡(jiǎn)介
9.1.1SOPC技術(shù)
9.1.2Nios Ⅱ嵌入式處理器
9.1.3Qsys開(kāi)發(fā)工具
9.2SOPC硬件開(kāi)發(fā)
9.2.1啟動(dòng)Qsys
9.2.2添加Nios Ⅱ及外設(shè)IP模塊
9.2.3集成Nios Ⅱ系統(tǒng)至Quartus Prime
9.3SOPC軟件系統(tǒng)開(kāi)發(fā)
9.3.1創(chuàng)建Nios Ⅱ工程
9.3.2設(shè)置工程的系統(tǒng)屬性
9.3.3程序編寫及編譯
9.3.4代碼調(diào)試及運(yùn)行
附錄DES算法的S盒
參考文獻(xiàn)