SoC設(shè)計(jì)和測(cè)試技術(shù)：理論與實(shí)踐

1 SoC設(shè)計(jì)概述
1．1 發(fā)展概貌
1．2 主要設(shè)計(jì)方法——自頂向下方法
1．3 設(shè)計(jì)流程中的重點(diǎn)問(wèn)題
1．4 1具的支持
2 硬件描述語(yǔ)言Verilog
2．1 Verilog語(yǔ)言的一般結(jié)構(gòu)
2．1．1 模塊
2．1．2 數(shù)據(jù)流描述方式
2．1．3 行為描述方式
2．1．4 結(jié)構(gòu)描述方式
2．1．5 混合描述方式
2．2 Verilog語(yǔ)言要素
2．2．1 標(biāo)識(shí)符、注釋和語(yǔ)言書(shū)寫(xiě)的格式
2．2．2 系統(tǒng)任務(wù)和函數(shù)
2．2．3 編譯指令
2．2．4 值集合
2．2．5 數(shù)據(jù)類型
2．2．6 位選擇和部分選擇
2．2．7 參數(shù)
2．3 表達(dá)式與操作符
2．4 結(jié)構(gòu)描述方式
2．4．1 常用的內(nèi)置基本門
2．4．2 門時(shí)延問(wèn)題
2．4．3 門實(shí)例數(shù)組
2．4．4 模塊和端口
2．4．5 模塊實(shí)例語(yǔ)句
2．4．6 模塊使用舉例
2．5 數(shù)據(jù)流描述方式
2．5．1 連續(xù)賦值語(yǔ)句
2．5．2 舉例
2．5．3 連線說(shuō)明賦值
2．5．4 時(shí)延
2．5．5 連線時(shí)延
2．5．6 舉例
2．6 行為描述方式
2．6．1 過(guò)程結(jié)構(gòu)
2．6．2 時(shí)序控制
2．6．3 語(yǔ)句塊
2．6．4 過(guò)程性賦值
2．6．5 if語(yǔ)句
2．6．6 case語(yǔ)句
2．6．7 循環(huán)語(yǔ)句
2．7 設(shè)計(jì)共享
2．7．1 任務(wù)
2．7．2 函數(shù)
2．7．3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
2．8 HDL仿真軟件簡(jiǎn)介
3 可編程邏輯器件
3．1 引言
3．2 GA概述
3．3 PLD概述
3．3．1 PLD的基本結(jié)構(gòu)
3．3．2 PLD的分類
3．3．3 PROM陣列結(jié)構(gòu)
3．3．4 PLA陣列結(jié)構(gòu)
3．3．5 PAL（GAL）陣列結(jié)構(gòu)
3．3．6 FPGA（Field Progr．a(chǎn)mmable Gate Array）
3．3．7 PLD的開(kāi)發(fā)
3．4 FPGA的開(kāi)發(fā)實(shí)例
3．4．1 Quartus II的啟動(dòng)
3．4．2 建立新設(shè)計(jì)項(xiàng)目
3．4．3 建立新的Verilog HDL文件
3．4．4 建立新的原理圖文件
3．4．5 設(shè)置時(shí)間約束條件
3．4．6 引腳綁定
3．4．7 編譯
3．4．8 仿真
3．4．9 器件編程
4 邏輯綜合
4．1 引言
4．2 組合邏輯綜合介紹
4．3 二元決定圖（Binary-Decision Diagrams）
4．3．1 ROBDD的原理
4．3．2 ROBDD的應(yīng)用
4．4 Verilog HDL與邏輯綜合
4．5 邏輯綜合的流程
4．6 門級(jí)網(wǎng)表的驗(yàn)證
4．6．1 功能驗(yàn)證
4．6．2 時(shí)序驗(yàn)證
4．7 邏輯綜合對(duì)電路設(shè)計(jì)的影響
4．7．1 Verilog編程風(fēng)格
4．7．2 設(shè)計(jì)分割
4．7．3 設(shè)計(jì)約束條件的設(shè)定
4．8 時(shí)序電路綜合舉例
4．9 Synopsys邏輯綜合1具簡(jiǎn)介
4．9．1 實(shí)例電路——m序列產(chǎn)生器
4．9．2 利用Synopsys的Design Compilcr進(jìn)行綜合的基本過(guò)程．
4．10 總結(jié)
5 自動(dòng)布局布線
5．1 自動(dòng)布局布線的一般方法和流程
5．1．1 數(shù)據(jù)準(zhǔn)備和輸入
5．1．2 布局規(guī)劃、預(yù)布線、布局
5．1．3 時(shí)鐘樹(shù)綜合
5．1．4 布線
5．1．5 設(shè)計(jì)規(guī)則檢查和一致性檢查
5．1．6 輸出結(jié)果
5．1．7 其他考慮
5．2 自動(dòng)布局布線軟件介紹
5．2．1 Apollo一般情況介紹
5．2．2 Apollo庫(kù)的文件結(jié)構(gòu)
5．2．3 邏輯單元庫(kù)——TSMC0．25μm CMOS庫(kù)
5．3 自動(dòng)布局布線的處理實(shí)例
5．3．1 電路實(shí)例
5．3．2 數(shù)據(jù)準(zhǔn)備和導(dǎo)入
5．3．3 數(shù)據(jù)導(dǎo)入步驟
5．3．4 布圖
5．3．5 預(yù)布線
5．3．6 單元布局
5．3．7 布線
5．3．8 數(shù)據(jù)輸出
5．3．9 自動(dòng)布局布線的優(yōu)化
6 SoC設(shè)計(jì)
6．1 SoC的基本概念
6．1．1 SoC的特征和條件
6．1．2 SoC的設(shè)計(jì)方法學(xué)問(wèn)題
6．2 基于平臺(tái)的SoC設(shè)計(jì)方法
6．2．1 一般方法
6．2．2 設(shè)計(jì)分1
6．3 ARM平臺(tái)SoC設(shè)計(jì)方法
6．3．1 簡(jiǎn)介
6．3．2 標(biāo)準(zhǔn)的SoC二平臺(tái)
6．3．3 支持1具和驗(yàn)證方法
6．3．4 操作系統(tǒng)端口
6．3．5 ARM的擴(kuò)展IP
6．3．6 第三方伙伴計(jì)劃
6．4 研究方向
7 SoC測(cè)試方法
7．1 引言
7．2 測(cè)試步驟
7．3 常用的可測(cè)試性設(shè)計(jì)方法
7．3．1 掃描路徑法
7．3．2 內(nèi)建自測(cè)試法
7．3．3 邊界掃描法
7．4 缺陷和故障
7．4．1 缺陷分類
7．4．2 故障模型及其分類
7．5 測(cè)試向量生成
7．6 SoC測(cè)試面臨的挑戰(zhàn)
參考文獻(xiàn)