《Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用》學(xué)習(xí)指導(dǎo)和實(shí)驗(yàn)例程（第二版）

第1章 Verilog HDL數(shù)字集成電路設(shè)計(jì)方法概述 1
1.1 數(shù)字集成電路的發(fā)展和設(shè)計(jì)方法的演變 1
1.2 硬件描述語(yǔ)言 1
1.3 Verilog HDL的發(fā)展和國(guó)際標(biāo)準(zhǔn) 2
1.4 Verilog HDL和VHDL 2
1.5 Verilog HDL在數(shù)字集成電路設(shè)計(jì)中的優(yōu)點(diǎn) 3
1.6 功能模塊的可重用性 3
1.7 IP核和知識(shí)產(chǎn)權(quán)保護(hù) 4
1.8 Verilog HDL在數(shù)字集成電路設(shè)計(jì)流程中的作用 4
教材思考題和習(xí)題解答 4
第2章 Verilog HDL基礎(chǔ)知識(shí) 7
2.1 Verilog HDL的語(yǔ)言要素 7
2.2 數(shù)據(jù)類型 8
2.3 運(yùn)算符 8
2.4 模塊 13
教材思考題和習(xí)題解答 14
第3章 Verilog HDL程序設(shè)計(jì)語(yǔ)句和描述方式 16
3.1 數(shù)據(jù)流建模 16
3.2 行為級(jí)建模 21
3.3 結(jié)構(gòu)化建模 30
教材思考題和習(xí)題解答 37
第4章 Verilog HDL數(shù)字邏輯電路設(shè)計(jì)方法 43
4.1 Verilog HDL的設(shè)計(jì)思想和可綜合特性 43
4.2 組合電路的設(shè)計(jì) 50
4.2.1 數(shù)字加法器 50
4.2.2 數(shù)據(jù)比較器 50
4.2.3 數(shù)據(jù)選擇器 53
4.2.4 數(shù)字編碼器 54
4.2.5 數(shù)字譯碼器 56
4.2.6 奇偶校驗(yàn)器 59
*4.2.7 其它類型的組合電路 59
4.3 時(shí)序電路的設(shè)計(jì) 62
4.3.1 觸發(fā)器 62
4.3.2 計(jì)數(shù)器 64
4.3.3 移位寄存器 72
4.3.4 序列信號(hào)發(fā)生器 74
*4.3.5 分頻器 77
4.4 有限同步狀態(tài)機(jī) 80
教材思考題和習(xí)題解答 89
第5章 仿真驗(yàn)證與Testbench編寫(xiě) 97
5.1 Verilog HDL電路仿真和驗(yàn)證概述 97
5.2 Verilog HDL測(cè)試程序設(shè)計(jì)基礎(chǔ) 98
5.2.1 組合邏輯電路仿真環(huán)境 98
5.2.2 時(shí)序邏輯電路仿真環(huán)境 103
5.3 與仿真相關(guān)的系統(tǒng)任務(wù) 106
5.3.1 $display和$write 106
5.3.2 $monitor和$strobe 107
5.3.3 $time和 $realtime 109
5.3.4 $finish和 $stop 110
5.3.5 $readmemh和$readmemb 111
5.3.6 $random 112
5.4 信號(hào)時(shí)間賦值語(yǔ)句 114
5.4.1 時(shí)間延遲的描述形式 114
5.4.2 邊沿觸發(fā)事件控制 118
5.4.3 電平敏感事件控制 119
5.5 任務(wù)和函數(shù) 120
5.5.1 任務(wù)(task) 120
5.5.2 函數(shù)(function) 122
5.5.3 任務(wù)與函數(shù)的區(qū)別 123
5.6 典型測(cè)試向量的設(shè)計(jì) 126
5.6.1 變量初始化 126
5.6.2 數(shù)據(jù)信號(hào)測(cè)試向量的產(chǎn)生 126
5.6.3 時(shí)鐘信號(hào)測(cè)試向量的產(chǎn)生 127
5.6.4 總線信號(hào)測(cè)試向量的產(chǎn)生 129
5.7 用戶自定義元件模型 132
5.7.1 組合電路UDP元件 132
5.7.2 時(shí)序電路UDP元件 133
5.8 基本門(mén)級(jí)元件和模塊的延時(shí)建模 134
5.8.1 門(mén)級(jí)延時(shí)建模 134
5.8.2 模塊延時(shí)建模 135
5.8.3 與時(shí)序檢查相關(guān)的系統(tǒng)任務(wù) 137
5.9 編譯預(yù)處理語(yǔ)句 141
5.10 Verilog HDL測(cè)試方法簡(jiǎn)介 141
教材思考題和習(xí)題解答 141
第6章 Verilog HDL高級(jí)程序設(shè)計(jì)舉例 151
6.1 Verilog HDL典型電路設(shè)計(jì) 151
6.1.1 向量乘法器 151
6.1.2 除法器 152
6.1.3 相關(guān)器 155
6.1.4 鍵盤(pán)掃描程序 155
6.1.5 查找表矩陣運(yùn)算 157
6.1.6 巴克碼相關(guān)器設(shè)計(jì) 158
6.1.7 數(shù)字頻率計(jì) 161
6.1.8 簡(jiǎn)易微處理器的設(shè)計(jì) 166
*6.2 FPGA與DSP外部拓展接口(XINTF)通信舉例 168
*6.3 FPGA從ADC采集數(shù)據(jù)舉例 181
*6.4 FPGA最大功耗測(cè)試 190
教材思考題和習(xí)題解答 191
第7章 仿真測(cè)試工具和綜合工具 219
教材思考題和習(xí)題解答 246
附錄 模擬試題 252
模擬試題(一) 252
模擬試題(二) 254
模擬試題(三) 257
模擬試題(四) 260
參考文獻(xiàn) 262