PLD系統(tǒng)設(shè)計(jì)入門與實(shí)踐

第1章 EDA技術(shù)概述
1．1 EDA技術(shù)的涵義
1．2 EDA技術(shù)的發(fā)展歷程
1．3 EDA技術(shù)的主要內(nèi)容
1．3．1 可編程邏輯器件
1．3．2 硬件描述語言
1．3．3 EDA軟件開發(fā)工具
1．3．4 實(shí)驗(yàn)開發(fā)系統(tǒng)
1．4 數(shù)字系統(tǒng)的設(shè)計(jì)
1．4．1 數(shù)字系統(tǒng)的設(shè)計(jì)模型
1．4．2 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
1．4．3 數(shù)字系統(tǒng)的設(shè)計(jì)步驟
1．4．4 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1．4．5 兩種設(shè)計(jì)方法的比較
1．4．6 EDA技術(shù)設(shè)計(jì)流程
1．5 EDA技術(shù)的應(yīng)用形式
1．6 EDA技術(shù)的發(fā)展趨勢(shì)
1．6．1 可編程邏輯器件發(fā)展趨勢(shì)
1．6．2 開發(fā)工具的發(fā)展趨勢(shì)
第2章 可編程邏輯器件PLD
2．1 PLD的發(fā)展歷程
2．2 PLD的分類
2．2．1 按PLD集成密度分類
2．2．2 按PLD編程方式分類
2．2．3 按PLD結(jié)構(gòu)特點(diǎn)分類
2．3 陣列型PLD的結(jié)構(gòu)
2．3．1 簡(jiǎn)單PLD的基本結(jié)構(gòu)
2．4 現(xiàn)場(chǎng)可編程門陣列FPGA
2．4．1 FPGA的分類
2．4．2 FPGA的基本結(jié)構(gòu)
2．5 邊界掃描測(cè)試技術(shù)
2．6 在系統(tǒng)編程lSP
第3章 VHDL語言
3．1 VHDL語言概述
3．2 VHDL程序結(jié)構(gòu)
3．2．1 實(shí)體
3．2．2 結(jié)構(gòu)體
3．2．3 塊語句
3．2．4 進(jìn)程
3．2．5 子程序
3．2．6 庫(kù)、程序包和配置
3．3 VHDL的語言要素
3．3．1 VHDL語言的基本語法
3．3．2 數(shù)據(jù)對(duì)象
3．3．3 數(shù)據(jù)類型
3．3．4 運(yùn)算操作符
3．3．5 屬性
3．3．6 保留關(guān)鍵字
3．4 VHDL的基本語句
3．4．1 順序語句
3．4．2 并發(fā)語句
3．5 VHDL的描述舉例
3．5．1 VHDL描述風(fēng)格
3．5．2 組合邏輯電路描述舉例
3．5．3 時(shí)序邏輯電路描述舉例
第4章 Verilog HDL語言
4．1 Verilog HDL語言概述
4．1．1 Verilog HDL的發(fā)展歷史
4．1．2 Verilog HDL和VHDL的比較
4．2 Verilog HDL程序基本結(jié)構(gòu)
4．2．1 Verilog HDL程序基本結(jié)構(gòu)
4．2．2 模塊的結(jié)構(gòu)
4．3 Verilog HDL語言要素
4．3．1 標(biāo)識(shí)符
4．3．2 常量、變量和數(shù)據(jù)類型
4．3．3 運(yùn)算符及表達(dá)式
4．4 Verilog HDL基本語句
4．4．1 賦值語句
4．4．2 塊語句
4．4．3 條件語句
4．4．4 循環(huán)語句
4．4．5 結(jié)構(gòu)說明語句
4．4．6 編譯預(yù)處理
4．5 VerIlog HDL描述舉例
4．5．1 Vetilog HDL描述風(fēng)格
4．5．2 組合邏輯電路描述舉例
4．5．3 時(shí)序邏輯電路描述舉例
第5章 ISE軟件
5．1 ISE軟件主界面
5．2 ISE軟件設(shè)計(jì)流程
5．2．1 設(shè)計(jì)輸入
5．2．2 綜合優(yōu)化
5．2．3 實(shí)現(xiàn)
5．2．4 仿真驗(yàn)證
5．2．5 編程配置
5．3 用ISE軟件新建工程
5．4 原理圖編輯設(shè)計(jì)方法
5．4．1 新建工程文件
5．4．2 新建原理圖文件
5．4．3 基于XST的綜合
5．4．4 基于ISE的仿真
5．4．5 基于ISE的實(shí)現(xiàn)
5．4．6 使用Floorplan分配引腳
5．4．7 使用UCF文件分配引腳
5．4．8 下載驗(yàn)證
5．5 文本編輯設(shè)計(jì)方法
5．5．1 新建工程文件
5．5．2 新建文本文件
5．5．3 代碼模板的使用
5．6 混合編輯設(shè)計(jì)方法
5．6．1 新建頂層工程文件
5．6．2 編輯模塊的VHDL程序并生成元件符號(hào)
5．6．3 設(shè)計(jì)頂層電路原理圖
5．6．4 設(shè)計(jì)的實(shí)現(xiàn)
第6章 Quartus Ⅱ軟件
6．1 Quartus Ⅱ軟件主窗口
6．2 Quartus Ⅱ軟件設(shè)計(jì)流程
6．2．1 設(shè)計(jì)輸入
6．2．2 綜合優(yōu)化
6．2．3 布局布線
6．2．4 仿真驗(yàn)證
6．2．5 編程配置
6．3 用Quartus Ⅱ軟件新建工程
6．4 原理圖編輯設(shè)計(jì)方法
6．4．1 新建工程文件
6．4．2 新建原理圖文件
6．4．3 編譯工程
6．4．4 新建仿真矢量波形文件
6．4．5 波形仿真
6．4．6 I／0引腳分配
6．4．7 下載驗(yàn)證
6．5 文本編輯設(shè)計(jì)方法
6．5．1 新建工程文件
6．5．2 新建文本文件
6．5．3 編譯工程
6．5．4 新建仿真矢量波形文件
6．5．5 波形仿真
6．5．6 I／O引腳分配
6．5．7 下載驗(yàn)證
6．6 混合編輯設(shè)計(jì)方法
6．6．1 新建工程文件
6．6．2 新建文本文件
6．6．3 新建原理圖文件
6．6．4 編譯工程
6．6．5 I／O引腳分配
6．6．6 下載驗(yàn)證
第7章 SOPC設(shè)計(jì)人門
7．1 SOPC概述
7．1．1 片上系統(tǒng)
7．1．2 可編程片上系統(tǒng)
7．2 NiOSⅡ嵌入式處理器簡(jiǎn)介
7．2．1 NiosⅡ嵌入式處理器主要特性
7．2．2 NiosⅡ嵌入式處理器結(jié)構(gòu)
7．2．3 NiosⅡ嵌入式處理器運(yùn)行模式
7．2．4 寄存器文件
7．2．5 算術(shù)邏輯單元ALU
7．2．6 異常和中斷控制
7．2．7 存儲(chǔ)器與I／0組織
7．3 Avalon系統(tǒng)互連結(jié)構(gòu)總線
7．3．1 Avalon總線基本概念
7．3．2 Avalon總線特點(diǎn)
7．3．3 Avalon總線為外設(shè)提供的服務(wù)
7．3．4 Avalon總線傳輸模式
7．4 HAL系統(tǒng)庫(kù)簡(jiǎn)介
7．4．1 HAL SOPC系統(tǒng)的層次結(jié)構(gòu)
7．4．2 HAL系統(tǒng)庫(kù)的特點(diǎn)
7．4．3 基于HAL系統(tǒng)庫(kù)設(shè)計(jì)應(yīng)用程序
7．5 SOPC設(shè)計(jì)流程
7．5．1 SOPC硬件設(shè)計(jì)流程
7．5．2 SOPC軟件設(shè)計(jì)流程
7．6 SOPC設(shè)計(jì)舉例
7．6．1 用Quartus Ⅱ軟件新建文件
7．6．2 用SOPC Builder軟件生成硬件系統(tǒng)
7．6．3 用Quartus Ⅱ軟件處理硬件系統(tǒng)
7．6．4 用Nios Ⅱ IDE軟件設(shè)計(jì)應(yīng)用程序
第8章 PLD開發(fā)實(shí)驗(yàn)系統(tǒng)
8．1 PLD開發(fā)實(shí)驗(yàn)系統(tǒng)的結(jié)構(gòu)
8．2 EPM1270核心板
8．3 XC95288XL核心板
8．4 EP2C5Q208核心板
8．5 MAGIC3200擴(kuò)展板
第9章 組合邏輯電路實(shí)驗(yàn)
9．1 實(shí)驗(yàn)1 門電路實(shí)驗(yàn)
9．1．1 實(shí)驗(yàn)?zāi)康?br />9．1．2 實(shí)驗(yàn)設(shè)備
9．1．3 實(shí)驗(yàn)原理
9．1．4 實(shí)驗(yàn)步驟
9．1．5 實(shí)驗(yàn)結(jié)果
9．1．6 參考程序及引腳分配
9．2 實(shí)驗(yàn)2 全加器實(shí)驗(yàn)
9．2．1 實(shí)驗(yàn)?zāi)康?br />9．2．2 實(shí)驗(yàn)設(shè)備
9．2．3 實(shí)驗(yàn)原理
9．2．4 實(shí)驗(yàn)步驟
9．2．5 實(shí)驗(yàn)結(jié)果
9．2．6 參考程序及引腳分配
9．3 實(shí)驗(yàn)3 2．4譯碼器實(shí)驗(yàn)
9．3．1 實(shí)驗(yàn)?zāi)康?br />9．3．2 實(shí)驗(yàn)設(shè)備
9．3．3 實(shí)驗(yàn)原理
9．3．4 實(shí)驗(yàn)步驟
9．3．5 實(shí)驗(yàn)結(jié)果
9．3．6 參考程序及引腳分配
9．4 實(shí)驗(yàn)4 4．2編碼器實(shí)驗(yàn)
9．4．1 實(shí)驗(yàn)?zāi)康?br />9．4．2 實(shí)驗(yàn)設(shè)備
9．4．3 實(shí)驗(yàn)原理
9．4．4 實(shí)驗(yàn)步驟
9．4．5 實(shí)驗(yàn)結(jié)果
9．4．6 參考程序及引腳分配
9．5 實(shí)驗(yàn)5 數(shù)據(jù)選擇器實(shí)驗(yàn)
9．5．1 實(shí)驗(yàn)?zāi)康?br />9．5．2 實(shí)驗(yàn)設(shè)備
9．5．3 實(shí)驗(yàn)原理
9．5．4 實(shí)驗(yàn)步驟
9．5．5 實(shí)驗(yàn)結(jié)果
9．5．6 參考程序及引腳分配
9．6 實(shí)驗(yàn)6 數(shù)據(jù)比較器實(shí)驗(yàn)
9．6．1 實(shí)驗(yàn)?zāi)康?br />9．6．2 實(shí)驗(yàn)設(shè)備
9．6．3 實(shí)驗(yàn)原理
9．6．4 實(shí)驗(yàn)步驟
9．6．5 實(shí)驗(yàn)結(jié)果
9．6．6 參考程序及引腳分配
9．7 實(shí)驗(yàn)7 顯示譯碼器實(shí)驗(yàn)
9．7．1 實(shí)驗(yàn)?zāi)康?br />9．7．2 實(shí)驗(yàn)設(shè)備
9．7．3 實(shí)驗(yàn)原理
9．7．4 實(shí)驗(yàn)步驟
9．7．5 實(shí)驗(yàn)結(jié)果
9．7．6 參考程序及引腳分配
第10章 時(shí)序邏輯電路實(shí)驗(yàn)
10．1 實(shí)驗(yàn)8 觸發(fā)器實(shí)驗(yàn)
10．1．1 實(shí)驗(yàn)?zāi)康?br />10．1．2 實(shí)驗(yàn)設(shè)備
10．1．3 實(shí)驗(yàn)原理
10．1．4 實(shí)驗(yàn)步驟
10．1．5 實(shí)驗(yàn)結(jié)果
10．1．6 參考程序及引腳分配
10．2 實(shí)驗(yàn)9 分頻器實(shí)驗(yàn)
10．2．1 實(shí)驗(yàn)?zāi)康?br />10．2．2 實(shí)驗(yàn)設(shè)備
10．2．3 實(shí)驗(yàn)原理
10．2．4 實(shí)驗(yàn)步驟
10．2．5 實(shí)驗(yàn)結(jié)果
10．2．6 參考程序及引腳分配
10．3 實(shí)驗(yàn)10 移位寄存器實(shí)驗(yàn)
10．3．1 實(shí)驗(yàn)?zāi)康?br />10．3．2 實(shí)驗(yàn)設(shè)備
10．3．3 實(shí)驗(yàn)原理
10．3．4 實(shí)驗(yàn)步驟
10．3．5 實(shí)驗(yàn)結(jié)果
10．3．6 參考程序及引腳分配
10．4 實(shí)驗(yàn)11 計(jì)數(shù)器實(shí)驗(yàn)
10．4．1 實(shí)驗(yàn)?zāi)康?br />10．4．2 實(shí)驗(yàn)設(shè)備
10．4．3 實(shí)驗(yàn)原理
10．4．4 實(shí)驗(yàn)步驟
10．4．5 實(shí)驗(yàn)結(jié)果
10．4．6 參考程序及引腳分配
10．5 實(shí)驗(yàn)12 數(shù)字電子鐘實(shí)驗(yàn)
10．5．1 實(shí)驗(yàn)?zāi)康?br />10．5．2 實(shí)驗(yàn)設(shè)備
10．5．3 實(shí)驗(yàn)原理
10．5．4 實(shí)驗(yàn)步驟
10．5．5 實(shí)驗(yàn)結(jié)果
10．5．6 數(shù)字電子鐘vHDL參考程序