基于VHDL的FPGA數(shù)字系統(tǒng)應(yīng)用實踐

第1章 FPGA硬件結(jié)構(gòu)知識
1．1 CPLD/FPGA概述
1．2 FPGA體系結(jié)構(gòu)
1．2．1 FPGA基本結(jié)構(gòu)
1．2．2 FPGA的結(jié)構(gòu)特點(diǎn)
1．3 FPGA編程與配置
1．3．1 FPGA的下載接口
1．3．2 FPGA的JTAG在線配置
1．3．3 FPGA專用配置器件
1．3．4 使用單片機(jī)在線配置
1．3．5 使用CPLD配置FPGA
1．4 FPGA常用芯片與選用
1．4．1 FPGA常用芯片
1．4．2 FPGA器件的選用
第2章 VHDL語言編程基礎(chǔ)
2．1 系統(tǒng)的表示方法和硬件描述語言特點(diǎn)
2．1．1 FPGA系統(tǒng)的VHDL表示方法
2．1．2 VHDL硬件描述語言特點(diǎn)
2．2 VHDL語言結(jié)構(gòu)與要素
2．2．1 VHDL語言結(jié)構(gòu)
2．2．2 VHDL語言要素
2．3 VHDL基本語句
2．3．1 VHDL順序語句
2．3．2 VHDL并行語句
第3章 硬件開發(fā)工具Quartus II的使用
3．1 Quartus II軟件綜述
3．1．1 Quartus II軟件的特點(diǎn)及其支持的器件
3．1．2 Quartus II軟件工具及功能簡介
3．1．3 Quartus II軟件的用戶界面
3．1．4 Quartus II支持文件類型
3．2 Quartus II軟件開發(fā)流程
3．3 Quartus II的安裝
3．4 Quartus II的使用
3．4．1 創(chuàng)建Quartus II項目
3．4．2 設(shè)計輸入
3．4．3 項目配置及時序約束
3．4．4 編譯
3．4．5 仿真
3．4．6 器件編程和配置
第4章 門電路設(shè)計與實現(xiàn)
4．1 基本門電路與組合門電路
4．1．1 基本門電路
4．1．2 組合邏輯門電路
4．2 三態(tài)門和總線緩沖器
4．2．1 三態(tài)門
4．2．2 單向總線緩沖器
4．2．3 雙向總線緩沖器
第5章 常用組合邏輯電路的設(shè)計
5．1 編碼器
5．1．1 普通編碼器
5．1．2 優(yōu)先編碼器
5．2 譯碼器
5．2．1 二進(jìn)制譯碼器
5．2．2 十進(jìn)制譯碼器
5．2．3 七段譯碼器
5．3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
5．3．1 數(shù)據(jù)選擇器
5．3．2 數(shù)據(jù)分配器
5．4 數(shù)值比較器和奇偶校驗器
5．4．1 數(shù)值比較器
5．4．2 奇偶校驗器
5．5 運(yùn)算器
5．5．1 加法器
5．5．2 減法器
5．5．3 乘法器
5．5．4 除法器
第6章 常用時序電路與狀態(tài)機(jī)的設(shè)計
6．1 觸發(fā)器
6．1．1 R-S觸發(fā)器
6．1．2 D觸發(fā)器
6．1．3 J-K觸發(fā)器
6．1．4 T觸發(fā)器
6．2 計數(shù)器
6．2．1 常用二進(jìn)制計數(shù)器
6．2．2 可逆計數(shù)器
6．3 鎖存器和寄存器
6．3．1 鎖存器
6．3．2 基本寄存器
6．3．3 移位寄存器
6．4 存儲器
6．4．1 ROM只讀存儲器
6．4．2 RAM隨機(jī)存儲器
6．4．3 FIFO存儲器
6．4．4 LIFO存儲器
6．5 分頻器
6．5．1 偶數(shù)分頻器
6．5．2 奇數(shù)分頻器
6．5．3 2n分頻器
6．5．4 占空比可調(diào)分頻器
6．5．5 半整數(shù)分頻器
6．5．6 數(shù)控分頻器
6．6 狀態(tài)機(jī)的設(shè)計
6．6．1 狀態(tài)機(jī)的結(jié)構(gòu)、分類及特點(diǎn)
6．6．2 一般狀態(tài)機(jī)
6．6．3 Moore狀態(tài)機(jī)
6．6．4 Mealy狀態(tài)機(jī)
6．7 序列信號發(fā)生器與檢測器
6．7．1 序列信號檢測器的設(shè)計
6．7．2 m序列信號發(fā)生器的設(shè)計
6．7．3 計數(shù)型序列信號發(fā)生器的設(shè)計
第7章 FPGA的顯示及鍵盤控制
7．1 LED廣告燈設(shè)計
7．1．1 LED控制原理
7．1．2 閃爍廣告燈的設(shè)計
7．1．3 流水廣告燈的設(shè)計
7．1．4 拉幕式與閉幕式廣告燈的設(shè)計
7．1．5 復(fù)雜廣告燈的設(shè)計
7．2 LED數(shù)碼管顯示控制
7．2．1 單個LED數(shù)碼管顯示設(shè)計
7．2．2 8位LED數(shù)碼管動態(tài)顯示設(shè)計
7．2．3 8位LED數(shù)碼管移位顯示設(shè)計
7．3 鍵盤控制
7．3．1 鍵盤控制原理
7．3．2 按鍵計數(shù)控制
7．3．3 查詢式按鍵設(shè)計
7．3．4 矩陣式鍵盤控制設(shè)計
7．3．5 簡單撥號鍵盤設(shè)計
7．4 字符式LCD顯示控制
7．4．1 LCD液晶顯示原理
7．4．2 字符式LCD靜態(tài)顯示
7．4．3 字符式LCD移位顯示
第8章 FPGA在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用
8．1 交通信號燈控制器
8．1．1 交通信號燈的控制要求
8．1．2 交通信號燈的硬件連接
8．1．3 交通信號燈的程序設(shè)計
8．1．4 交通信號燈控制器的波形仿真
8．1．5 交通信號燈的引腳鎖定與硬件驗證
8．2 MIDI音樂發(fā)生器
8．2．1 MIDI音樂發(fā)生器的控制要求
8．2．2 MIDI音樂發(fā)生器的播放原理
8．2．3 MIDI音樂發(fā)生器的硬件連接
8．2．4 MIDI音樂發(fā)生器的程序設(shè)計
8．2．5 MIDI音樂發(fā)生器的波形仿真
8．2．6 MIDI音樂發(fā)生器的引腳鎖定與硬件驗證
8．3 智力搶答器
8．3．1 智力搶答器的控制要求
8．3．2 智力搶答器的硬件連接
8．3．3 智力搶答器的程序設(shè)計
8．3．4 智力搶答器的波形仿真
8．3．5 智力搶答器的引腳鎖定與硬件驗證
8．4 可調(diào)數(shù)字鐘
8．4．1 可調(diào)數(shù)字鐘的控制要求
8．4．2 可調(diào)數(shù)字鐘的硬件連接
8．4．3 可調(diào)數(shù)字鐘的程序設(shè)計
8．4．4 可調(diào)數(shù)字鐘的波形仿真
8．4．5 可調(diào)數(shù)字鐘的引腳鎖定與硬件驗證
8．5 VGA彩條信號發(fā)生器
8．5．1 VGA彩條信號發(fā)生器的控制要求
8．5．2 VGA彩條信號發(fā)生器的基本知識
8．5．3 VGA彩條信號發(fā)生器的硬件連接
8．5．4 VGA彩條信號發(fā)生器的程序設(shè)計
8．5．5 VGA彩條信號發(fā)生器的波形仿真
8．5．6 VGA彩條信號發(fā)生器的引腳鎖定與硬件驗證
8．6 電梯控制器
8．6．1 電梯控制器的控制要求
8．6．2 電梯控制器的硬件連接
8．6．3 電梯控制器的程序設(shè)計
8．6．4 電梯控制器的波形仿真
8．6．5 電梯控制器的引腳鎖定與硬件驗證
第9章 FPGA在數(shù)字信號處理中的應(yīng)用
9．1 CORDIC算法的應(yīng)用設(shè)計
9．1．1 CORDIC算法的基本理論
9．1．2 CORDIC算法的設(shè)計思路
9．1．3 CORDIC算法的程序設(shè)計
9．1．4 CORDIC算法的波形仿真
9．2 FIR濾波器的設(shè)計
9．2．1 FIR濾波器的原理
9．2．2 直接形式的FIR濾波器設(shè)計
9．2．3 轉(zhuǎn)置結(jié)構(gòu)的FIR濾波器設(shè)計
9．3 IIR濾波器的設(shè)計
9．3．1 IIR濾波器的基本理論
9．3．2 直接型IIR濾波器設(shè)計
9．3．3 級聯(lián)型IIR濾波器設(shè)計
第10章 宏功能模塊與SOPC技術(shù)的應(yīng)用
10．1 宏功能模塊的應(yīng)用
10．1．1 LPM_COUNTER在數(shù)控分頻器中的應(yīng)用
10．1．2 LPM_ROM在4位乘法器中的應(yīng)用
10．1．3 LPM_RAM隨機(jī)存儲器在FPGA中的讀/寫控制
10．1．4 LPM_FIFO先入先出存儲器在FPGA中的讀/寫控制
10．1．5 ALTPLL鎖相環(huán)在倍頻/分頻中的應(yīng)用
10．2 SOPC技術(shù)的應(yīng)用
10．2．1 SOPC的設(shè)計流程與系統(tǒng)架構(gòu)
10．2．2 LED流水燈的設(shè)計
參考文獻(xiàn)