計(jì)算機(jī)組成原理實(shí)驗(yàn)

第一部分 實(shí)驗(yàn)預(yù)備知識(shí) 1.1 數(shù)字電路基礎(chǔ) 1.2 集成555定時(shí)器第二部分 基本原理類實(shí)驗(yàn) 2.1 實(shí)驗(yàn)系統(tǒng)介紹 2.2 軟件操作說明 實(shí)驗(yàn)一 系統(tǒng)總線和具有基本輸入輸出功能的總線接口實(shí)驗(yàn) 實(shí)驗(yàn)二 基本運(yùn)算器實(shí)驗(yàn) 實(shí)驗(yàn)三 靜態(tài)隨機(jī)存儲(chǔ)器實(shí)驗(yàn) 實(shí)驗(yàn)四 微程序控制器實(shí)驗(yàn) 實(shí)驗(yàn)五 具有中斷控制功能的總線接口實(shí)驗(yàn) 實(shí)驗(yàn)六 具有DMA控制功能的總線接口實(shí)驗(yàn)第三部分 綜合設(shè)計(jì)類實(shí)驗(yàn) 實(shí)驗(yàn)一 CPU與簡(jiǎn)單模型機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)二 硬布線控制器模型機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)三 復(fù)雜模型機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)四 帶中斷處理能力的模型機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)五 帶DMA控制功能的模型機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)六 典型I／O接口8253擴(kuò)展設(shè)計(jì)實(shí)驗(yàn)第四部分 基于EDA平臺(tái)的綜合設(shè)計(jì)類實(shí)驗(yàn) 4.0 可編程器件介紹 4.1 VHDL語言基礎(chǔ)知識(shí) 4.2 Quartus 119.0基本使用方法 實(shí)驗(yàn)一 基本門電路設(shè)計(jì) 實(shí)驗(yàn)二 基本組合邏輯電路的VHDL模型 實(shí)驗(yàn)三 基本時(shí)序邏輯電路的VHDL模型 實(shí)驗(yàn)四 有限狀態(tài)機(jī)的設(shè)計(jì) 實(shí)驗(yàn)五 1對(duì)4解多任務(wù)器設(shè)計(jì) 實(shí)驗(yàn)六 全加器 實(shí)驗(yàn)七 四位加減法器 實(shí)驗(yàn)八 狀態(tài)機(jī) 實(shí)驗(yàn)九 十進(jìn)制計(jì)數(shù)器 實(shí)驗(yàn)十 具有控制線的串行輸入移位寄存器 實(shí)驗(yàn)十一 綜合電路設(shè)計(jì) 實(shí)驗(yàn)十二 基于RISC技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)十三 基于重疊技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)十四 基于流水技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)十五 基于流水技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn)附錄 附錄一 系統(tǒng)實(shí)驗(yàn)單元電路 附錄二 系統(tǒng)使用集成電路元件及功能介紹 附錄三 74LS系列芯片簡(jiǎn)介參考文獻(xiàn)