Xilinx新一代FPGA設計套件Vivado應用指南

第1章 Vivado設計套件
1.1 單一的、共享的、可擴展的數(shù)據(jù)模型
1.2 標準化XDC約束文件-SDC
1.3 多維度解析布局器
1.4 lP封裝器、集成器和目錄
1.5 Vivado HLS把ESL帶入主流
1.6 其他特性
1.6.1 快速的時序收斂
1.6.2 提高器件利用率
1.6.3 增量設計技術
1.6.4 Tcl特性
1.7 Vivado按鍵流程執(zhí)行設計項目
1.7.1 KC705開發(fā)板實現(xiàn)計數(shù)器
1.7.2 在Nexys4開發(fā)板實現(xiàn)計數(shù)器
第2章 7系列FPGA架構和特性
2.1 7系列結構特點
2.1.1 采用統(tǒng)一的7系列架構
2.1.2 高性能和低功耗結合的工藝
2.2 擴展7系列的UltraScale架構
2.3 可配置邏輯模塊CLB
2.3.1 Slice的結構和功能
2.3.2 SliceM配置為SRL
2.3.3 SliceM配置為分布式RAM
2.4 7系列專用模塊：BlockRAM/FIFO和DSP模塊
2.4.1 BlockRAM/FIFO
2.4.2 DSP模塊
2.4.3 110模塊
2.4.4 時鐘資源
2.5 由RTL代碼推論實驗
2.5.1 計數(shù)器程序
2.5.2 實驗結果
第3章 創(chuàng)建設計項目
3.1 wave_gen設計概述
3.2 啟動Vivado
3.3 仿真設計
3.3.1 添加仿真需要的信號
3.3.2 運行仿真和分析仿真結果
3.4 利用時鐘向導配置時鐘子系統(tǒng)
3.5 產(chǎn)生lP集成器子系統(tǒng)設計
3.5.1 產(chǎn)生lP集成器模塊設計
3.5.2 定制lP
3.5.3 完成子系統(tǒng)設計
3.5.4 產(chǎn)生lP輸出產(chǎn)品
3.5.5 例示lP到設計中
第4章 RTL級分析和設計網(wǎng)表文件
4.1 網(wǎng)表文件
4.1.1 設計項目數(shù)據(jù)庫
4.1.2 網(wǎng)表文件
4.1.3 推演的設計網(wǎng)表文件
4.1.4 綜合的設計網(wǎng)表文件
4.1.5 實現(xiàn)的設計網(wǎng)表文件
4.2 RTL設計分析
4.2.1 RTL網(wǎng)表文件
4.2.2 RTL設計規(guī)則校驗
4.2.3 瀏覽設計的層次
4.2.4 平面規(guī)劃布圖
4.2.5 時鐘規(guī)劃布圖
4.3 網(wǎng)表文件的設計對象
4.3.1 通過get_*命令來尋找網(wǎng)表中的對象
4.3.2 設計層次
4.3.3 pin的層次與名稱
4.3.4 層次展平化
……
第5章 設計綜合和基本時序約束
第6章 設計實現(xiàn)與靜態(tài)時序分析
第7章 Tcl命令設計項目
第8章 同步設計技術
第9章 HDL編碼技巧
第10章 時序收斂
第11章 硬件診斷
第12章 VivadoHLS
第13章 嵌入式系統(tǒng)Zynq設計