EDA技術(shù)與CPLD/FPGA開發(fā)應(yīng)用簡明教程（第二版）

第1章  EDA概述與可編程邏輯器件
1.1  EDA技術(shù)
1.2  EDA技術(shù)發(fā)展歷程
1.2.1  20世紀(jì)70年代的計(jì)算機(jī)輔助
設(shè)計(jì)CAD階段
1.2.2  20世紀(jì)80年代的計(jì)算機(jī)輔助
工程設(shè)計(jì)CAE階段
1.2.3  20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)
自動化EDA階段
1.3  面向CPLD/FPGA的EDA技術(shù)
主要內(nèi)容
1.3.1  大規(guī)?？删幊踢壿嬈骷?br /> 1.3.2  硬件描述語言(HDL)
1.3.3  軟件開發(fā)工具
1.3.4  實(shí)驗(yàn)開發(fā)系統(tǒng)
1.3.5  關(guān)于EDA技術(shù)的學(xué)習(xí)重點(diǎn)及
學(xué)習(xí)方法
1.4  EDA技術(shù)應(yīng)用對象
1.4.1  可編程邏輯器件
1.4.2  半定制或全定制ASIC
1.4.3  混合ASIC
1.5  面向CPLD/FPGA的EDA開發(fā)
流程
1.5.1  設(shè)計(jì)輸入
1.5.2  邏輯綜合和優(yōu)化
1.5.3  適配(目標(biāo)器件的布局布線)
1.5.4  仿真
1.5.5  目標(biāo)器件的編程/下載
1.6  可編程邏輯器件
1.6.1  PLD的分類
1.6.2  PROM可編程原理
1.6.3  GAL
1.7  CPLD的結(jié)構(gòu)與可編程原理
1.7.1  CPLD的基本結(jié)構(gòu)
1.7.2  邏輯陣列宏單元
1.7.3  I/O控制模塊
1.7.4  可編程連線陣列
1.8  FPGA的結(jié)構(gòu)與可編程原理
1.8.1  FPGA的結(jié)構(gòu)描述
1.8.2  查找表邏輯結(jié)構(gòu)
1.8.3  Cyclone III系列器件與工作
原理
1.9  硬件測試技術(shù)
1.9.1  內(nèi)部邏輯測試
1.9.2  JTAG邊界掃描測試
1.10  FPGA/CPLD產(chǎn)品概述
1.10.1  Lattice公司的PLD器件
1.10.2  Xilinx公司的PLD器件
1.10.3  Altera公司的PLD器件
1.11  編程與配置
1.12  數(shù)字系統(tǒng)的設(shè)計(jì)方法簡介
1.12.1  數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
1.12.2  數(shù)字系統(tǒng)設(shè)計(jì)的藝術(shù)
1.13  Quartus II
1.14  IP核
1.15  EDA的發(fā)展趨勢
1.16  本章小結(jié)
1.17  習(xí)題
第2章  原理圖輸入法邏輯電路設(shè)計(jì)
流程
2.1  原理圖輸入設(shè)計(jì)方法的特點(diǎn)
2.2  數(shù)字頻率計(jì)設(shè)計(jì)任務(wù)導(dǎo)入
2.3  原理圖輸入方式基本設(shè)計(jì)
流程
2.3.1  建立工作庫文件夾和存盤
原理圖空文件
2.3.2  創(chuàng)建工程
2.3.3  功能簡要分析
2.3.4  編譯前設(shè)置
2.3.5  全程編譯
2.3.6  時序仿真測試電路功能
2.4  引腳設(shè)置和編程下載
2.4.1  引腳鎖定
2.4.2  配置文件下載
2.4.3  AS模式直接編程配置
器件
2.4.4  JTAG間接模式編程配置
器件
2.4.5  USB-Blaster編程配置器
安裝方法
2.5  層次化設(shè)計(jì)
2.6  6位十進(jìn)制頻率計(jì)設(shè)計(jì)
2.6.1  時序控制器設(shè)計(jì)
2.6.2  頂層電路設(shè)計(jì)與測試
2.7  本章小結(jié)
2.8  習(xí)題
第3章  VHDL結(jié)構(gòu)和要素
3.1  VHDL程序基本結(jié)構(gòu)
3.1.1  實(shí)體(ENTITY)
3.1.2  結(jié)構(gòu)體(ARCHITECTURE)
3.2  子程序(SUBPROGRAM)
3.2.1  函數(shù)(FUNCTION)
3.2.2  過程(PROCEDURE)
3.2.3  重載函數(shù)
3.2.4  轉(zhuǎn)換函數(shù)
3.2.5  決斷函數(shù)
3.3  VHDL庫
3.3.1  庫的種類
3.3.2  庫的用法
3.4  VHDL程序包
3.4.1  程序包定義
3.4.2  預(yù)定義程序包
3.5  配置(CONFIGURATION)
3.6  VHDL文字規(guī)則
3.6.1  關(guān)鍵字
3.6.2  標(biāo)識符
3.6.3  數(shù)字
3.6.4  字符和字符串
3.6.5  下標(biāo)名及下標(biāo)段名
3.6.6  注釋
3.7  數(shù)據(jù)對象
3.7.1  變量(VARIABLE)
3.7.2  信號(SIGNAL)
3.7.3  常量(CONSTANT)
3.8  數(shù)據(jù)類型
3.8.1  VHDL預(yù)定義數(shù)據(jù)類型
3.8.2  用戶自定義數(shù)據(jù)類型
3.8.3  數(shù)據(jù)類型轉(zhuǎn)換
3.9  運(yùn)算操作符
3.10  本章小結(jié)
3.11  習(xí)題
第4章  Quartus II應(yīng)用深入
4.1  用VHDL設(shè)計(jì)十進(jìn)制計(jì)數(shù)器
的步驟
4.1.1  建立工作庫文件夾和編輯
設(shè)計(jì)文件
4.1.2  創(chuàng)建工程
4.1.3  編譯前設(shè)置
4.1.4  全程編譯
4.1.5  時序仿真
4.2  引腳鎖定與硬件測試
4.2.1  引腳鎖定
4.2.2  配置文件下載
4.2.3  AS模式編程配置器件
4.3  嵌入式邏輯分析儀使用方法
4.4  本章小結(jié)
4.5  習(xí)題
第5章  VHDL語言描述語句
5.1  VHDL語句概述
5.2  VHDL并行語句
5.2.1  并行信號賦值語句
5.2.2  進(jìn)程語句(PROCESS)
5.2.3  塊語句(BLOCK)
5.2.4  子程序的并行調(diào)用語句
5.2.5  元件例化語句
(COMPONENT)
5.2.6  生成語句(GENERATE)
5.3  VHDL順序語句
5.3.1  順序賦值語句
5.3.2  IF語句
5.3.3  CASE語句
5.3.4  LOOP語句
5.3.5  NULL語句
5.3.6  WAIT語句
5.4  VHDL程序設(shè)計(jì)難點(diǎn)解析
5.4.1  面向硬件的設(shè)計(jì)思維
5.4.2  組合電路和時序電路
5.4.3  可編程邏輯設(shè)計(jì)的基本
原則
5.4.4  設(shè)計(jì)思想和技巧
5.5  本章小結(jié)
5.6  習(xí)題
第6章  基本邏輯電路設(shè)計(jì)
6.1  組合邏輯電路設(shè)計(jì)
6.1.1  基本門電路
6.1.2  三態(tài)門及總線緩沖器
6.1.3  單向總線驅(qū)動器
6.1.4  雙向總線緩沖器
6.2  時序邏輯電路設(shè)計(jì)
6.2.1  時序電路特殊信號描述
6.2.2  常用時序電路設(shè)計(jì)
6.2.3  寄存器和移位寄存器
6.2.4  計(jì)數(shù)器
6.2.5  序列信號發(fā)生器、
檢測器
6.3  存儲器設(shè)計(jì)
6.3.1  只讀存儲器(ROM)
6.3.2  靜態(tài)數(shù)據(jù)存儲器(SRAM)
6.3.3  先進(jìn)先出堆棧(FIFO)
6.4  本章小結(jié)
6.5  習(xí)題
第7章  CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)
實(shí)例
7.1  鍵盤接口的FPGA設(shè)計(jì)
7.1.1  設(shè)計(jì)要求
7.1.2  設(shè)計(jì)分析
7.1.3  設(shè)計(jì)實(shí)現(xiàn)
7.2  LED數(shù)碼管顯示控制
7.2.1  LED數(shù)碼管工作原理
7.2.2  靜態(tài)LED數(shù)碼管驅(qū)動原理
及其FPGA電路設(shè)計(jì)
7.2.3  動態(tài)LED數(shù)碼管驅(qū)動原理
及其FPGA電路設(shè)計(jì)
7.3  序列檢測器的設(shè)計(jì)
7.3.1  序列檢測器設(shè)計(jì)思路
7.3.2  VHDL源程序
7.3.3  仿真結(jié)果
7.4  數(shù)字頻率計(jì)的設(shè)計(jì)
7.4.1  數(shù)字頻率計(jì)設(shè)計(jì)思路
7.4.2  數(shù)字頻率計(jì)的VHDL
源程序
7.5  數(shù)字秒表的設(shè)計(jì)
7.5.1  數(shù)字秒表設(shè)計(jì)思路
7.5.2  數(shù)字秒表的VHDL
源程序
7.6  交通信號控制器的設(shè)計(jì)
7.6.1  交通信號控制器設(shè)計(jì)
思路
7.6.2  VHDL源程序
7.6.3  系統(tǒng)的有關(guān)仿真
7.6.4  系統(tǒng)的硬件驗(yàn)證
7.6.5  設(shè)計(jì)技巧分析
7.7  智能函數(shù)發(fā)生器的設(shè)計(jì)
7.7.1  智能函數(shù)發(fā)生器的設(shè)計(jì)
思路
7.7.2  模塊及模塊功能
7.8  SPWM發(fā)生器設(shè)計(jì)
7.8.1  SPWM信號產(chǎn)生的基本
原理
7.8.2  設(shè)計(jì)方案
7.8.3  設(shè)計(jì)的頂層原理圖
和程序
7.8.4  主要模塊的VHDL
程序
7.9  本章小結(jié)
7.10  習(xí)題
第8章  有限狀態(tài)機(jī)的設(shè)計(jì)
8.1  狀態(tài)機(jī)的一般形式
8.1.1  狀態(tài)機(jī)的特點(diǎn)
8.1.2  狀態(tài)機(jī)的基本結(jié)構(gòu)
和功能
8.1.3  一般狀態(tài)機(jī)的VHDL
描述
8.2  摩爾狀態(tài)機(jī)的設(shè)計(jì)
8.2.1  多進(jìn)程結(jié)構(gòu)狀態(tài)機(jī)
8.2.2  單進(jìn)程Moore型有限
狀態(tài)機(jī)
8.2.3  序列檢測器之狀態(tài)機(jī)
設(shè)計(jì)
8.3  Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)
8.4  狀態(tài)機(jī)圖形編輯設(shè)計(jì)方法
8.5  狀態(tài)編碼
8.5.1  直接輸出型編碼
8.5.2  順序編碼
8.5.3  一位熱碼狀態(tài)編碼
8.6  非法狀態(tài)處理
8.6.1  程序直接導(dǎo)引法
8.6.2  狀態(tài)編碼監(jiān)測法
8.7  三層電梯控制器的設(shè)計(jì)
8.7.1  三層電梯控制器的功能
8.7.2  三層電梯控制器的設(shè)計(jì)
思路
8.7.3  三層電梯控制器的綜合
設(shè)計(jì)
8.7.4  三層電梯控制器的波形
仿真
8.7.5  N層電梯控制器的設(shè)計(jì)
技巧分析
8.8  本章小結(jié)
8.9  習(xí)題
第9章  宏功能模塊與IP應(yīng)用
9.1  宏功能模塊概述
9.1.1  知識產(chǎn)權(quán)核的應(yīng)用
9.1.2  使用MegaWizard Plug-In
Manager
9.1.3  在Quartus II中對宏功能模塊
進(jìn)行例化
9.1.4  宏功能模塊LPM計(jì)數(shù)器
的使用方法
9.2  存儲器模塊的定制與應(yīng)用
9.2.1  存儲器初始化文件生成
9.2.2  定制LPM_ROM元件
9.3  在系統(tǒng)存儲器單元讀寫
編輯器
9.4  RAM定制
9.4.1  RAM定制和調(diào)用
9.4.2  對LPM_RAM仿真測試
9.4.3  VHDL的存儲器描述及相關(guān)
屬性
9.4.4  存儲器配置文件屬性定義
和結(jié)構(gòu)設(shè)置
9.5  FIFO定制
9.6  8051單片機(jī)IP核應(yīng)用
9.7  本章小結(jié)
9.8  習(xí)題
第10章  FPGA在DSP領(lǐng)域中
的應(yīng)用
10.1  快速加法器的設(shè)計(jì)
10.1.1  4位二進(jìn)制并行加法器
10.1.2  8位二進(jìn)制加法器
的源程序
10.2  快速乘法器的設(shè)計(jì)
10.2.1  設(shè)計(jì)思路
10.2.2  快速乘法器VHDL
源程序
10.3  數(shù)字濾波器的設(shè)計(jì)
10.3.1  數(shù)字濾波器概述
10.3.2  數(shù)字濾波器的原理
分析
10.3.3  數(shù)字濾波器系統(tǒng)實(shí)現(xiàn)
10.3.4  數(shù)字濾波器系統(tǒng)原理
框圖
10.3.5  數(shù)字濾波器頂層IIR
模塊
10.3.6  數(shù)字濾波器的VHDL
語言程序
10.3.7  數(shù)字濾波器系統(tǒng)性能
測試
10.4  本章小結(jié)
10.5  習(xí)題
第11章  FPGA在通信工程中
的應(yīng)用
11.1  二進(jìn)制振幅鍵控(ASK)調(diào)制器
與解調(diào)器設(shè)計(jì)
11.1.1  ASK信號調(diào)制原理
11.1.2  ASK信號解調(diào)原理
11.1.3  ASK調(diào)制VHDL程序
11.1.4  ASK解調(diào)VHDL程序
11.2  二進(jìn)制頻移鍵控(FSK)調(diào)制器
與解調(diào)器設(shè)計(jì)
11.2.1  FSK信號調(diào)制原理
11.2.2  FSK信號解調(diào)原理
11.2.3  FSK調(diào)制VHDL程序及
仿真
11.2.4  FSK解調(diào)VHDL程序及
仿真
11.3  二進(jìn)制相位鍵控(PSK)調(diào)制器
與解調(diào)器設(shè)計(jì)
11.3.1  基本概念
11.3.2  CPSK信號調(diào)制
11.3.3  DPSK信號調(diào)制
11.3.4  DPSK信號解調(diào)
11.3.5  DPSK調(diào)制方框圖及電路
符號
11.4  UART接口設(shè)計(jì)
11.4.1  UART概述
11.4.2  UART系統(tǒng)FPGA接口
電路
11.4.3  UART系統(tǒng)FPGA程序
設(shè)計(jì)
11.5  本章小結(jié)
11.6  習(xí)題 第12章  SOPC系統(tǒng)開發(fā)技術(shù)
12.1  Nios II 32位RSIC嵌入式
處理器
12.1.1  Nios II結(jié)構(gòu)
12.1.2  Nios II處理器的特點(diǎn)
12.1.3  Nios II處理器的優(yōu)勢
12.2  基于NiosⅡ的SOPC開發(fā)
流程
12.2.1  Nios II系統(tǒng)設(shè)計(jì)流程
12.2.2  Avalon總線外設(shè)
12.2.3  Avalon總線信號
12.2.4  自定制指令
12.2.5  HAL系統(tǒng)庫
12.3  SOPC系統(tǒng)設(shè)計(jì)示例
12.3.1  基于Nios II LED控制
的硬件系統(tǒng)設(shè)計(jì)
12.3.2  基于Nios II IDE環(huán)境
LED控制的軟件設(shè)計(jì)
12.4  本章小結(jié)
12.5  習(xí)題
附錄1  VHDL程序設(shè)計(jì)的語法結(jié)構(gòu)
附錄2  VHDL語言關(guān)鍵詞和保留字
附錄3  VHDL預(yù)定義程序包及縮略詞
匯表
附錄4  實(shí)驗(yàn)及實(shí)訓(xùn)項(xiàng)目
參考文獻(xiàn)