FPGA那些事兒：Verilog HDL建模設(shè)計(jì)

第1章 Verilog HDL掃盲文
1.1 兩種主流HDL語(yǔ)言
1.2 HDL語(yǔ)言的層次
1.3 RTL級(jí)和組合邏輯級(jí)
1.4 Verilog HDL語(yǔ)言真得那么難掌握
1.5 高級(jí)語(yǔ)言和Verilog HDL語(yǔ)言的區(qū)別
1.6 什么是Verilog HDL語(yǔ)言的時(shí)序
1.7 Verilog HDL的綜合語(yǔ)言
1.7.1 reg和wire的尷尬
1.7.2 always@（）的多樣性
1.7.3 最令人頭疼的“一”和“<一”賦值
1.7.4 要慎用的*（乘）、／（除）和%（求余）數(shù)學(xué)運(yùn)算符
1.8 不要帶著偏見(jiàn)去學(xué)習(xí)Verilog HDL語(yǔ)言
1.9 單文件主義
1.10 Verilog HDL語(yǔ)言結(jié)構(gòu)簡(jiǎn)介
1.11 Verilog HDL語(yǔ)言使用規(guī)則（方法）簡(jiǎn)介
1.12 認(rèn)識(shí)RTL級(jí)設(shè)計(jì)
1.13 過(guò)渡中，沉住氣，朋友
1.14 我眼中的FPGA和Verilog HDL
1.15 總結(jié)
第2章 建?；A(chǔ)知識(shí)
2.1 順序操作和并行操作
2.1.1 實(shí)驗(yàn)一：永遠(yuǎn)的流水燈
2.1.2 實(shí)驗(yàn)一說(shuō)明和結(jié)論
2.2 并行操作的思維
2.2.1 實(shí)驗(yàn)二：閃耀燈和流水燈
2.2.2 實(shí)驗(yàn)二說(shuō)明和結(jié)論
2.3 使用Verilog HDL語(yǔ)言不是“編程”是“建?！?br />2.4 初級(jí)建模的資源
2.4.1 實(shí)驗(yàn)三：消抖模塊之一
2.4.2 實(shí)驗(yàn)三說(shuō)明和結(jié)論
2.4.3 實(shí)驗(yàn)四：消抖模塊之二
2.4.4 實(shí)驗(yàn)四說(shuō)明和結(jié)論
2.5 控制模塊的尷尬
2.5.1 實(shí)驗(yàn)五：SOS信號(hào)之一
2.5.2 實(shí)驗(yàn)五說(shuō)明和結(jié)論
2.5.3 實(shí)驗(yàn)六：SOS信號(hào)之二
2.5.4 實(shí)驗(yàn)六說(shuō)明和結(jié)論
2.6 總結(jié)
第3章 基礎(chǔ)建模設(shè)計(jì)實(shí)例
3.1 實(shí)驗(yàn)七：數(shù)碼管電路驅(qū)動(dòng)
3.1.1 實(shí)驗(yàn)七設(shè)計(jì)實(shí)現(xiàn)
3.1.2 實(shí)驗(yàn)七說(shuō)明和結(jié)論
3.2 實(shí)驗(yàn)八：PS2解碼
3.2.1 對(duì)PS2的簡(jiǎn)單認(rèn)識(shí)
3.2.2 對(duì)編碼鍵盤(pán)“鍵盤(pán)碼”的簡(jiǎn)單認(rèn)識(shí)
3.2.3 實(shí)驗(yàn)八說(shuō)明和結(jié)論
3.2.4 實(shí)驗(yàn)八演示
3.2.5 實(shí)驗(yàn)八演示說(shuō)明和結(jié)論
3.3 實(shí)驗(yàn)九：VGA驅(qū)動(dòng)
3.3.1 實(shí)驗(yàn)九之一：驅(qū)動(dòng)概念
3.3.2 實(shí)驗(yàn)九之二：向下兼容概念
3.3.3 實(shí)驗(yàn)九之三：點(diǎn)陣概念
3.3.4 實(shí)驗(yàn)九之四：圖層概念
3.3.5 實(shí)驗(yàn)九之五：幀的概念
3.3.6 實(shí)驗(yàn)九說(shuō)明和結(jié)論
3.4 實(shí)驗(yàn)十：串口模塊
3.4.1 實(shí)驗(yàn)十之一：串口接收模塊
3.4.2 實(shí)驗(yàn)十之一演示
3.4.3 實(shí)驗(yàn)十之二：串口發(fā)送模塊
3.4.4 實(shí)驗(yàn)十之二演示
3.4.5 實(shí)驗(yàn)十說(shuō)明和結(jié)論
……
第4章 仿順序操作設(shè)計(jì)實(shí)例
第5章 封裝（接口建模）設(shè)計(jì)實(shí)例
第6章 系統(tǒng)建模設(shè)計(jì)實(shí)例
參考文獻(xiàn)