Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第3版）

緒論
第一部分 Verilog數(shù)字設(shè)計(jì)基礎(chǔ)
第1章 Verilog的基本知識(shí)
1.1 硬件描述語(yǔ)言HDL
1.2 Verilog HDL的歷史
1.2.1 什么是Verilog HDL
1.2.2 Verilog HDL的產(chǎn)生及發(fā)展
1.3 Verilog HDL和VHDL的比較
1.4 Verilog的應(yīng)用情況和適用的設(shè)計(jì)
1.5 采用Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)
1.5.1 傳統(tǒng)設(shè)計(jì)方法——電路原理圖輸入法
1.5.2 Verilog HDL設(shè)計(jì)法與傳統(tǒng)的電路原理圖輸入法的比較
1.5.3 Verilog的標(biāo)準(zhǔn)化與軟核的重用
1.5.4 軟核、固核和硬核的概念及其重用
1.6 采用硬件描述語(yǔ)言（Verilog HDL）的設(shè)計(jì)流程簡(jiǎn)介
1.6.1 自頂向下（Top Down）設(shè)計(jì)的基本概念
1.6.2 層次管理的基本概念
1.6.3 具體模塊的設(shè)計(jì)編譯和仿真的過(guò)程
1.6.4 具體工藝器件的優(yōu)化、映像和布局布線(xiàn)
小結(jié)
思考題
第2章 Verilog語(yǔ)法的基本概念概述
2.1 Verilog模塊的基本概念
2.2 Verilog用于模塊的測(cè)試
小結(jié)
思考題
第3章 模塊的結(jié)構(gòu)、數(shù)據(jù)類(lèi)型、變量和基本運(yùn)算符號(hào)概述
3.1 模塊的結(jié)構(gòu)
3.1.1 模塊的端口定義
3.1.2 模塊內(nèi)容
3.1.3 理解要點(diǎn)
3.1.4 要點(diǎn)總結(jié)
3.2 數(shù)據(jù)類(lèi)型及其常量和變量
3.2.1 常量
3.2.2 變量
3.3 運(yùn)算符及表達(dá)式
3.3.1 基本的算術(shù)運(yùn)算符
3.3.2 位運(yùn)算符
小結(jié)
思考題
第4章 運(yùn)算符、賦值語(yǔ)句和結(jié)構(gòu)說(shuō)明語(yǔ)句概述
4.1 邏輯運(yùn)算符
4.2 關(guān)系運(yùn)算符
4.3 等式運(yùn)算符
4.4 移位運(yùn)算符
4.5 位拼接運(yùn)算符
4.6 縮減運(yùn)算符
4.7 優(yōu)先級(jí)別
4.8 關(guān)鍵詞
4.9 賦值語(yǔ)句和塊語(yǔ)句
4.9.1 賦值語(yǔ)句
4.9.2 塊語(yǔ)句
小結(jié)
思考題
第5章 條件語(yǔ)句、循環(huán)語(yǔ)句、塊語(yǔ)句與生成語(yǔ)句
概述
5.1 條件語(yǔ)句（if_else語(yǔ)句）
5.2 case語(yǔ)句
5.3 條件語(yǔ)句的語(yǔ)法
5.4 多路分支語(yǔ)句
……

第二部分 設(shè)計(jì)和驗(yàn)證部分
第三部分 設(shè)計(jì)示范與實(shí)驗(yàn)練習(xí)
第四部分 語(yǔ)法篇