深入淺出玩轉(zhuǎn)FPGA視頻教程（第2版）

第一部分基礎(chǔ)普及   筆記1初識FPGA2   一、 關(guān)于FPGA的一些基本概念2   二、 關(guān)于FPGA的基本結(jié)構(gòu)3   筆記2應(yīng)用領(lǐng)域5   一、 邏輯粘合與實時控制5   二、 信號處理與協(xié)議實現(xiàn)6   三、 片上系統(tǒng)6   筆記3開發(fā)流程8   一、 需求分析到模塊劃分9   二、 設(shè)計輸入到綜合優(yōu)化9   三、 實現(xiàn)到時序收斂10   四、 仿真測試到板級調(diào)試10   第二部分設(shè)計技巧   筆記4基本語法14   一、 可綜合的Verilog語法子集14   二、 if…else與case語句分析15   三、 Verilog代碼優(yōu)化之for語句19   四、 inout用法淺析21   五、 從Technology Map Viewer看4輸入LUT22   六、 關(guān)于注釋24   七、 解讀Verilog代碼的一點經(jīng)驗24   筆記5漫談狀態(tài)機設(shè)計26   一、 狀態(tài)機的基本概念26   二、 三種不同狀態(tài)機寫法27   筆記6復(fù)位設(shè)計35   一、 異步復(fù)位與同步復(fù)位35   二、 復(fù)位與亞穩(wěn)態(tài)37   三、 異步復(fù)位、同步釋放38   四、 PLL配置后的復(fù)位設(shè)計39   筆記7FPGA重要設(shè)計思想及工程應(yīng)用41   一、 速度和面積互換原則41   二、 乒乓操作及串/并轉(zhuǎn)換設(shè)計42   三、 流水線設(shè)計43   四、 邏輯復(fù)制與模塊復(fù)用45   五、 模塊化設(shè)計46   六、 時鐘設(shè)計技巧49   筆記8基于FPGA的跨時鐘域信號處理52   一、 同步設(shè)計思想53   二、 單向控制信號檢測57   三、 專用握手信號59   四、 搞定亞穩(wěn)態(tài)62   五、 借助于存儲器66   第三部分仿真測試   筆記9簡單的Testbench設(shè)計70   一、 Testbench的基本概念70   二、 簡單Testbench的搭建71   筆記10Testbench書寫技巧74   一、 封裝有用的子程序74   二、 關(guān)于變量的定義75   三、 HDL的并行性76   四、 結(jié)構(gòu)化Testbench77   五、 讀/寫紊亂狀態(tài)81   六、 防止同時調(diào)用task83   筆記11測試用例設(shè)計85   一、 模擬串口自收發(fā)通信85   二、 乘法器全覆蓋測試89   三、 可重用MCU讀/寫設(shè)計93   第四部分時序分析   筆記12時序分析基礎(chǔ)98   一、 靜態(tài)時序分析的概念98   二、 時鐘相關(guān)概念99   三、 數(shù)據(jù)傳輸路徑分析101   筆記13基于ISE的時序約束103   一、 全局約束103   二、 分組與OFFSET約束109   三、 特定路徑約束114   四、 達到時序收斂117   筆記14基于TimeQuest的時序分析119   一、 從Technology Map Viewer分析Clock Setup Slack119   二、 基于TimeQuest的reg2reg之Th分析121   三、 深入剖析I/O約束123   四、 添加時序例外128   五、 多周期約束的基本用法130   六、 Quartus Ⅱ流水線均衡負載設(shè)置實例134   七、 讀SRAM時序約束分析140   八、 源同步接口的時序模型143   九、 recovery時序優(yōu)化一例148   十、 基于Chip Planner的時序優(yōu)化一例153   第五部分實踐經(jīng)驗與感悟   筆記15系統(tǒng)架構(gòu)思想160   一、 FPGA到底能做什么160   二、 DMA無處不在162   三、 圖片顯示速度測試報告165   四、 仲裁邏輯設(shè)計要點168   五、 硬件加速：用起來很美170   六、 數(shù)據(jù)吞吐量預(yù)估一例173   七、 秒殺FPGA片間通信175   八、 FPGA+CPU：并行處理大行其道178   筆記16實踐應(yīng)用技巧181   一、 被綜合掉的寄存器181   二、 Verilog中宏定義位寬帶來的問題182   三、 Verilog代碼可移植性設(shè)計186   四、 Cyclone器件全局時鐘盡在掌控189   五、 Cyclone Ⅲ原型開發(fā)調(diào)試193   六、 M4K使用率196   七、 榨干FPGA片上存儲資源196   八、 存儲器實現(xiàn)方式轉(zhuǎn)換203   九、 關(guān)于MAX Ⅱ上電和復(fù)位的一點討論207   十、 基于Altera FPGA的LVDS配置實例210   十一、 用FPGA的差分輸入實現(xiàn)A/D轉(zhuǎn)換215   十二、 守株待兔，收效顯著216   筆記17板級調(diào)試219   一、 復(fù)用引腳，陷阱多多219   二、 EPCS芯片的信號完整性問題220   三、 都是I/O弱上拉惹的禍222   四、 被忽略的硬件常識——I/O電氣特性224   五、 PLL專用輸出引腳帶來的反思226   六、 毛刺濾波的一些方法227   七、 遭遇空間電磁輻射230   第六部分項目應(yīng)用   筆記18基于EP1C3的FPGA應(yīng)用實例234   一、 開發(fā)板簡介234   二、 AS和JTAG配置方式237   三、 基于74HC595的數(shù)碼管實驗243   四、 PLL配置仿真實驗245   五、 基于FIFO的串口發(fā)送機設(shè)計251   六、 VGA字符顯示實驗253   七、 基于M4K塊配置ROM的字符數(shù)據(jù)存儲VGA顯示實驗256   八、 基于M4K塊的單口RAM配置仿真實驗258   九、 基于M4K塊的移位寄存器配置仿真實驗261   十、 基于SDRAM讀/寫的串口調(diào)試實驗263   筆記19DIY邏輯分析儀268   一、 背景介紹268   二、 功能需求及模塊劃分269   三、 數(shù)據(jù)采集、觸發(fā)及存儲272   四、 基于VGA的顯示界面設(shè)計274   筆記20DIY數(shù)碼相框277   一、 背景介紹277   二、 功能需求及模塊劃分278   三、 SPI接口控制281   四、 SD卡數(shù)據(jù)存儲結(jié)構(gòu)與FAT16文件系統(tǒng)283   五、 SD卡初始化及讀操作293   六、 SDRAM控制器設(shè)計296   七、 BMP格式圖片顯示297   筆記21電源監(jiān)控數(shù)字接口板開發(fā)306   一、 整體硬件接口與模塊劃分306   二、 A/D接口調(diào)試308   三、 A/D接口在線調(diào)試310   四、 基于Virtual JTAG的A/D接口調(diào)試312   五、 簡單的Virtual JTAG調(diào)試窗口317   六、 LCD仿真方案318   七、 板級調(diào)試319   八、 回顧與思考320   第七部分網(wǎng)絡(luò)雜文   筆記22Xilinx網(wǎng)站資源導(dǎo)航322   一、 Xilinx軟件介紹323   二、 軟件版本和軟件更新324   三、 軟件教程325   四、 硬件資料328   五、 參考資源328   六、 問題解決329   七、 總結(jié)329   筆記23苦練基本功330   一、 datasheet要看原版330   二、 開發(fā)工具要熟練331   三、 焊接功底要扎實331   四、 不要厭煩寫文檔332   筆記24永遠忠于年輕時的夢想335   筆記25年輕正當時337   筆記26FPGA工程師：持守夢想or屈于現(xiàn)實339   參考文獻342