VHDL數字電路設計教程

目 錄
第一部分 電 路 設 計
第1章 引言\t2
1.1 關于VHDL\t2
1.2 設計流程\t2
1.3 EDA工具\t3
1.4 從VHDL代碼到電路的轉化\t4
1.5 設計實例\t6
第2章 VHDL代碼結構\t9
2.1 VHDL代碼基本單元\t9
2.2 庫聲明\t10
2.3 實體\t11
2.4 構造體\t12
2.5 例題\t13
2.6 習題\t16
第3章 數據類型\t19
3.1 預定義的數據類型\t19
3.2 用戶定義的數據類型\t22
3.3 子類型\t23
3.4 數組\t24
3.5 端口數組\t26
3.6 記錄類型\t27
3.7 有符號數和無符號數\t28
3.8 數據類型轉換\t29
3.9 小結\t30
3.10 例題\t31
3.11 習題\t35
第4章 運算操作符和屬性\t37
4.1 運算操作符\t37
4.2 屬性\t40
4.3 用戶自定義屬性\t42
4.4 操作符擴展\t43
4.5 通用屬性語句\t43
4.6 設計實例\t44
4.7 小結\t48
4.8 習題\t49
第5章 并發(fā)代碼\t51
5.1 并發(fā)執(zhí)行和順序執(zhí)行\(zhòng)t51
5.2 使用運算操作符\t53
5.3 WHEN語句\t54
5.4 GENERATE語句\t63
5.5 塊語句\t65
5.6 習題\t68
第6章 順序代碼\t72
6.1 進程\t72
6.2 信號和變量\t74
6.3 IF語句\t74
6.4 WAIT語句\t78
6.5 CASE語句\t80
6.6 LOOP語句\t84
6.7 CASE語句和IF語句的比較\t91
6.8 CASE語句和WHEN語句的比較\t91
6.9 同步時序電路中的時鐘問題\t92
6.10 使用順序代碼設計組合邏輯電路\t96
6.11 習題\t98
第7章 信號和變量\t103
7.1 常量\t103
7.2 信號\t103
7.3 變量\t105
7.4 信號和變量的比較\t106
7.5 寄存器的數量\t112
7.6 習題\t121
第8章 狀態(tài)機\t128
8.1 引言\t128
8.2 設計風格#1\t129
8.3 設計風格#2\t136
8.4 狀態(tài)機編碼風格：二進制編碼和獨熱編碼\t149
8.5 習題\t150
第9章 典型電路設計分析\t153
9.1 桶形移位寄存器\t153
9.2 有符號數比較器和無符號數比較器\t156
9.3 逐級進位和超前進位加法器\t159
9.4 定點除法\t162
9.5 自動售貨機控制器\t166
9.6 串行數據接收器\t171
9.7 并/串變換器\t173
9.8 一個7段顯示器的應用例題\t175
9.9 信號發(fā)生器\t178
9.10 存儲器設計\t181
9.11 習題\t186
第二部分 系 統(tǒng) 設 計
第10章 包集和元件\t192
10.1 概述\t192
10.2 包集\t193
10.3 元件\t195
10.4 端口映射\t201
10.5 GENERIC參數的映射\t202
10.6 習題\t208
第11章 函數和過程\t209
11.1 函數\t209
11.2 函數的存放\t211
11.3 過程\t219
11.4 過程的存放\t221
11.5 函數與過程小結\t224
11.6 斷言語句\t224
11.7 習題\t224
第12章 系統(tǒng)設計實例分析\t226
12.1 串-并型乘法器\t226
12.2 并行乘法器\t230
12.3 乘-累加電路\t235
12.4 數字濾波器\t238
12.5 神經網絡\t243
12.6 習題\t249
附錄A 可編程邏輯器件\t251
附錄B Xilinx ISE和ModelSim使用指南\t259
附錄C Altera MaxPlus II和Advanced Synthesis Software使用指南\t267
附錄D Altera Quartus II使用指南\t277
VHDL保留字\t285
參考文獻\t286