數(shù)字系統(tǒng)設(shè)計與SOPC技術(shù)

第1章 FPGA數(shù)字系統(tǒng)設(shè)計
1.1 數(shù)字系統(tǒng)設(shè)計方法簡介
1.2 FPGA結(jié)構(gòu)和工作原理
1.2.1 FPGA工作原理
1.2.2 CycloneⅡ系列FPGA內(nèi)部結(jié)構(gòu)
1.3 FPGA設(shè)計流程
第2章 Verilog HDL程序設(shè)計
2.1 Verilog HDL程序的基本結(jié)構(gòu)
2.1.1 模塊端口定義
2.1.2 模塊內(nèi)容
2.2 Verilog HDL的數(shù)據(jù)類型
2.2.1 常量
2.2.2 變量
2.3 Verilog HDL的運算符
2.4 Verilog HDL的基本語句
2.4.1 賦值語句
2.4.2 條件語句
2.4.3 循環(huán)語句
2.4.4 結(jié)構(gòu)聲明語句
2.4.5 編譯預(yù)處理語句
2.5 模塊化程序設(shè)計
第3章 EDA開發(fā)環(huán)境簡介
3.1 DE2-70開發(fā)板簡介
3.2 軟件集成開發(fā)環(huán)境簡介
3.2.1 軟件的安裝
3.2.2 驅(qū)動程序安裝
3.3 Quartus Ⅱ設(shè)計步驟
3.3.1 設(shè)計介紹
3.3.2 設(shè)計過程
第4章 常用組合和時序邏輯電路設(shè)計
4.1 編碼器
4.2 譯碼器
4.2.1 二進制譯碼器
4.2.2 十進制譯碼器
4.2.3 七段譯碼器
4.3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
4.3.1 數(shù)據(jù)選擇器
4.3.2 數(shù)據(jù)分配器
4.4 數(shù)據(jù)比較器
4.5 奇偶產(chǎn)生／校驗電路
4.6 觸發(fā)器
4.6.1 基本R-S觸發(fā)器
4.6.2 D觸發(fā)器
4.6.3 J-K觸發(fā)器
4.6.4 T觸發(fā)器
4.7 計數(shù)器
4.7.1 常用二進制計數(shù)器
4.7.2 可預(yù)置加減計數(shù)器
4.7.3 特殊功能計數(shù)器
4.8 寄存器
4.8.1 基本寄存器
4.8.2 移位寄存器
4.9 分頻器
4.9.1 偶數(shù)分頻器
4.9.2 奇數(shù)分頻器
4.9.3 任意整數(shù)分頻器
第5章 運算器設(shè)計
5.1 加法器
5.1.1 常用加法器
5.1.2 串行加法器
5.1.3 超前進位加法器
5.2 減法器
5.3 乘法器
5.3.1 原碼乘法器
5.3.2 補碼乘法器
5.3.3 陣列乘法器
5.4 除法器
5.4.1 原碼除法器
5.4.2 補碼除法器
5.4.3 陣列除法器
第6章 存儲器設(shè)計
第7章 模型機設(shè)計
第8章 SOPC系統(tǒng)設(shè)計
第9章 NIOS Ⅱ常用外設(shè)編程