Verilog HDL數(shù)字集成電路設(shè)計原理與應(yīng)用

第1章 VerilogHDL數(shù)字集成電路設(shè)計方法概述
1.1 數(shù)字集成電路的發(fā)展和設(shè)計方法的演變
1.2 硬件描述語言
1.3 VerilogHDL的發(fā)展和國際標準
1.4 VerilogHDL和VHDL
1.5 VerilogHDL在數(shù)字集成電路設(shè)計中的優(yōu)點
1.6 功能模塊的可重用性
1.7 IP核和知識產(chǎn)權(quán)保護
1.8 VerilogHDL在數(shù)字集成電路設(shè)計流程中的作用
本章小結(jié)
思考題和習題
第2章 VerilogHDL基礎(chǔ)知識
2.1 VerilogHDL的語言要素
2.1.1 空白符
2.1.2 注釋符
2.1.3 標識符和轉(zhuǎn)義標識符
2.1.4 關(guān)鍵字
2.1.5 數(shù)值
2.2 數(shù)據(jù)類型
2.2.1 物理數(shù)據(jù)類型
2.2.2 連線型和寄存器型數(shù)據(jù)類型的聲明
2.2.3 存儲器型
2.2.4 抽象數(shù)據(jù)類型
2.3 運算符
2.3.1 算術(shù)運算符
2.3.2 關(guān)系運算符
2.3.3 相等關(guān)系運算符
2.3.4 邏輯運算符
2.3.5 按位運算符
2.3.6 歸約運算符
2.3.7 移位運算符
2.3.8 條件運算符
2.3.9 連接和復(fù)制運算符
2.4 模塊
2.4.1 模塊的基本概念
2.4.2 端口
本章小結(jié)
思考題和習題
第3章 VerilogHDL程序設(shè)計語句和描述方式
3.1 數(shù)據(jù)流建模
3.2 行為級建模
3.2.1 過程語句
3.2.2 語句塊
3.2.3 過程賦值語句
3.2.4 連續(xù)賦值語句
3.2.5 條件分支語句
3.2.6 循環(huán)語句
3.3 結(jié)構(gòu)化建模
3.3.1 模塊級建模
3.3.2 門級建模
3.3.3 開關(guān)級建模
本章小結(jié)
思考題和習題
第4章 VeriIogHDL數(shù)字邏輯電路設(shè)計方法
4.1 verilogHDL語言的設(shè)計思想和可綜合特性
4.2 組合電路的設(shè)計
4.2.1 數(shù)字加法器
4.2.2 數(shù)據(jù)比較器
4.2.3 數(shù)據(jù)選擇器
4.2.4 數(shù)字編碼器
4.2.5 數(shù)字譯碼器
4.2.6 奇偶校驗器
4.3 時序電路的設(shè)計
4.3.1 觸發(fā)器
4.3.2 計數(shù)器
4.3.3 移位寄存器
4.3.4 序列信號發(fā)生器
4.4 有限同步狀態(tài)機
本章小結(jié)
……
參考文獻