Verilog HDL數(shù)字設(shè)計(jì)與建模

定　價(jià)：￥69.00

作　者：	（美）卡瓦繆著，陳亦歐，李林，黃樂天譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121140938	出版時(shí)間：	2011-08-01	包裝：	平裝
開本：	16開	頁數(shù)：	578	字?jǐn)?shù)：

內(nèi)容簡介

　　利用Verilog進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)與仿真是電子系統(tǒng)工程師必備的技能之一，《Verilog HDL數(shù)字設(shè)計(jì)與建?！纷钔怀龅奶厣褪菍?duì)數(shù)字電路系統(tǒng)的工程仿真和設(shè)計(jì)技術(shù)進(jìn)行了深入的討論。由Joseph Cavanagh編著的《Verliog HDL數(shù)字設(shè)計(jì)與建?！穬?nèi)容涵蓋了電路建模、基本語法與電路、典型數(shù)學(xué)運(yùn)算、復(fù)雜的編碼/解碼/ 糾錯(cuò)電路、各類時(shí)序狀態(tài)機(jī)和完整的流水線 RISC 處理器的設(shè)計(jì)等。書中給出的所有工程設(shè)計(jì)實(shí)例均為可獨(dú)立運(yùn)行及驗(yàn)證的實(shí)用電路模塊，并給出了所有例子的完整Verilog 源代碼、testbench、仿真結(jié)果和仿真波形。附錄中還給出了部分課后習(xí)題的參考答案?！禫erliog HDL數(shù)字設(shè)計(jì)與建?！房勺鳛殡娮有畔㈩惡陀?jì)算機(jī)科學(xué)等專業(yè)的高年級(jí)本科生與研究生的教材，對(duì)于初步接觸過數(shù)字邏輯設(shè)計(jì)的相關(guān)領(lǐng)域的工程師也是一本很有價(jià)值的參考書。

作者簡介

暫缺《Verilog HDL數(shù)字設(shè)計(jì)與建?！纷髡吆喗?/div>

圖書目錄

第1章簡介
1.1 HDL的歷史
1.2 Verilog HDL
1.2.1 IEEE標(biāo)準(zhǔn)
1.2.2 特性
1.3 斷言
第2章概述
2.1 設(shè)計(jì)方法
2.2 模16同步計(jì)數(shù)器
2.3 4比特行波進(jìn)位加法器
2.4 模塊和端口
2.4.1 設(shè)計(jì)一個(gè)用于仿真的testbench
2.4.2 結(jié)構(gòu)定義
2.5 數(shù)據(jù)流建模簡介
2.5.1 二輸入異或門
2.5.2 帶延遲信息的四個(gè)二輸入與門
2.6 行為級(jí)建模簡介
2.6.1 三輸入或門
2.6.2 4比特加法器
2.6.3 模16同步計(jì)數(shù)器
2.7 結(jié)構(gòu)化建模簡介
2.7.1 實(shí)現(xiàn)積之和式
2.7.2 全加器
2.7.3 4比特行波進(jìn)位加法器
2.8 混合建模簡介
2.8.1 全加器
2.9習(xí)題
第3章語言元素
3.1 注釋
3.2 標(biāo)識(shí)符
3.3 關(guān)鍵字
3.3.1 雙向門
3.3.2 電荷儲(chǔ)存強(qiáng)度
3.3.3 CMOS門
3.3.4 組合邏輯門
3.3.5 連續(xù)賦值
3.3.6 數(shù)據(jù)類型
3.3.7 模塊說明
3.3.8 MOS開關(guān)
3.3.9 多路分支
3.3.10 命名的事件
3.3.11 參數(shù)
3.3.12 端口聲明
3.3.13 過程塊結(jié)構(gòu)
3.3.14 過程連續(xù)賦值語句
3.3.15 過程控制
3.3.16 上拉和下拉門
3.3.17 信號(hào)強(qiáng)度
3.3.18 specify塊
3.3.19 任務(wù)和函數(shù)
3.3.20 三態(tài)門
3.3.21 時(shí)序控制
3.3.22 用戶自定義原語
3.4 值集
3.5 數(shù)據(jù)類型
3.5.1 線型數(shù)據(jù)類型
3.5.2 寄存器數(shù)據(jù)類型
3.6 編譯器指令
3.7 習(xí)題
第4章表達(dá)式
4.1 操作數(shù)
4.1.1 常數(shù)
4.1.2 參數(shù)
4.1.3 線
4.1.4 寄存器
4.1.5 比特選擇
4.1.6 部分選擇
4.1.7 存儲(chǔ)元件
4.2 操作符
4.2.1 算術(shù)運(yùn)算操作符
4.2.2 邏輯運(yùn)算操作符
4.2.3 關(guān)系運(yùn)算操作符
4.2.4 相等運(yùn)算操作符
4.2.5 按位運(yùn)算操作符
4.2.6 縮位運(yùn)算操作符
4.2.7 移位運(yùn)算操作符
4.2.8 條件運(yùn)算操作符
4.2.9 拼接運(yùn)算操作符
4.2.10 復(fù)制運(yùn)算操作符
4.3 習(xí)題
第5章門級(jí)建模
5.1 多輸入門
5.2 門延遲
5.2.1 慣性延遲
5.2.2 傳輸延遲
5.2.3 模塊路徑延遲
5.3 更多的設(shè)計(jì)實(shí)例
5.3.1 迭代網(wǎng)絡(luò)
5.3.2 優(yōu)先編碼器
5.4 習(xí)題
第6章用戶自定義原語
6.1 定義用戶自定義原語
6.2 組合邏輯UDP
6.2.1 卡諾圖輸入變量
6.3 時(shí)序的用戶自定義原語
6.3.1 電平敏感UDP
6.3.2 邊沿有效UDP
6.4 習(xí)題
第7章數(shù)據(jù)流建模
7.1 連續(xù)賦值
7.1.1 三輸入與門
7.1.2 積之和
7.1.3 縮位操作符
7.1.4 八進(jìn)制到二進(jìn)制的編碼器
7.1.5 4選1選通器
7.1.6 使用條件操作符實(shí)現(xiàn)4選1選通器
7.1.7 4比特加法器
7.1.8 超前進(jìn)位加法器
7.1.9 異步時(shí)序狀態(tài)機(jī)
7.1.10 脈沖模式異步時(shí)序狀態(tài)機(jī)
7.2 隱含連續(xù)賦值
7.3 延遲
7.4 習(xí)題
第8章行為級(jí)建模
8.1 過程化結(jié)構(gòu)
8.1.1 initial語句
8.1.2 always語句
8.2 過程賦值
8.2.1 等號(hào)右邊的延遲
8.2.2 等號(hào)左邊的延遲
8.2.3 阻塞賦值
8.2.4 非阻塞賦值
8.3 條件語句
8.4 case語句
8.5 循環(huán)語句
8.5.1 for循環(huán)
8.5.2 while循環(huán)
8.5.3 repeat循環(huán)
8.5.4 forever循環(huán)
8.6 語句塊
8.6.1 順序執(zhí)行塊
8.6.2 并行執(zhí)行塊
8.7 過程連續(xù)賦值語句
8.7.1 assign...deassign
8.7.2 force...release
8.8 習(xí)題
第9章結(jié)構(gòu)化建模
9.1 模塊的例化
9.2 端口
9.2.1 未連接的端口
9.2.2 端口連接規(guī)則
9.3 設(shè)計(jì)實(shí)例
9.3.1 格雷碼到二進(jìn)制的轉(zhuǎn)換器
9.3.2 BCD碼到十進(jìn)制的譯碼器
9.3.3 模10計(jì)數(shù)器
9.3.4 加法器/減法器
9.3.5 4功能算術(shù)和邏輯運(yùn)算單元
9.3.6 加法器和高速移位器
9.3.7 陣列乘法器
9.3.8 MooreMealy同步時(shí)序狀態(tài)機(jī)
9.3.9 Moore同步時(shí)序狀態(tài)機(jī)
9.3.10 Moore異步時(shí)序狀態(tài)機(jī)
9.3.11 Moore脈沖模式異步時(shí)序狀態(tài)機(jī)
9.4 習(xí)題
第10章任務(wù)和函數(shù)
10.1 任務(wù)
10.1.1 任務(wù)聲明
10.1.2 任務(wù)調(diào)用
10.2 函數(shù)
10.2.1 函數(shù)聲明
10.2.2 函數(shù)調(diào)用
10.3 習(xí)題
第11章補(bǔ)充設(shè)計(jì)實(shí)例
11.1 約翰遜計(jì)數(shù)器
11.2 計(jì)數(shù)移位器
11.3 通用移位寄存器組
11.4 漢明碼檢錯(cuò)和糾錯(cuò)
11.5 布思算法
11.6 Moore同步時(shí)序狀態(tài)機(jī)
11.7 Mealy 脈沖模式異步時(shí)序狀態(tài)機(jī)
11.8 Mealy獨(dú)熱狀態(tài)機(jī)
11.9 BCD碼加減法器
11.9.1 BCD碼加法
11.9.2 BCD碼減法
11.10 流水線精簡指令集計(jì)算機(jī)處理器
11.10.1 指令cache
11.10.2 指令單元
11.10.3 譯碼單元
11.10.4 執(zhí)行單元
11.10.5 寄存器陣列
11.10.6 數(shù)據(jù)cache
11.10.7 RISC CPU的頂層
11.10.8 系統(tǒng)頂層
11.11 習(xí)題
附錄A 事件隊(duì)列
附錄B Verilog工程的步驟
附錄C 部分習(xí)題解答