FPGA應(yīng)用技術(shù)及實(shí)踐

第1章 EDA技術(shù)概述
1.1 EDA技術(shù)及其發(fā)展
1.1.1 EDA技術(shù)的含義
1.1.2 EDA技術(shù)的發(fā)展歷程
1.2 EDA技術(shù)的主要內(nèi)容
1.2.1 自頂向下的設(shè)計(jì)方法
1.2.2 ASIC設(shè)計(jì)
1.2.3 硬件描述語(yǔ)言
1.2.4 主要PLD廠商概述
1.3 常用的EDA工具
1.3.1 設(shè)計(jì)輸入編輯器
1.3.2 HDL綜合器
1.3.3 仿真器
1.3.4 適配器
1.3.5 下栽器
1.4 EDA設(shè)計(jì)流程
1.4.1 設(shè)計(jì)輸入
1.4.2 綜合
1.4.3 適配
1.4.4 時(shí)序仿真與功能仿真
1.4.5 編程下載
1.4.6 硬件測(cè)試
1.5 EDA技術(shù)的發(fā)展趨勢(shì)
1.6 EDA技術(shù)的應(yīng)用
1.6.1 EDA技術(shù)的應(yīng)用形式
1.6.2 EDA技術(shù)的應(yīng)用場(chǎng)合
本章小結(jié)
思考與練習(xí)
第2章 可編程邏輯器件及FPGA開(kāi)發(fā)簡(jiǎn)介
2.1 可編程邏輯器件基礎(chǔ)
2.1.1 可編程邏輯器件簡(jiǎn)介
2.1.2 可編程邏輯器件的發(fā)展歷史
2.1.3 可編程邏輯器件的基本結(jié)構(gòu)
2.1.4 可編程邏輯器件的分類
2.2 CPLD的基本結(jié)構(gòu)及特點(diǎn)
2.3 FPGA的基本結(jié)構(gòu)及特點(diǎn)
2.4 FPGA和CPLD的開(kāi)發(fā)應(yīng)用選擇
2.4.1 FPGA和CPLD的性能比較
2.4.2 FPGA和CPLD的開(kāi)發(fā)應(yīng)用選擇
2.5 Xilinx新型系列器件簡(jiǎn)介
2.5.1 Spartan系列
2.5.2 ViIrex系列
本章小結(jié)
思考與練習(xí)
第3章 基于ISE的開(kāi)發(fā)環(huán)境使用指南
3.1 ISE介紹與安裝
3.1.1 ISE軟件介紹
3.1.2 ISE軟件的安裝
3.1.3 ISE軟件的基本操作
3.2 ISE的工程建立與設(shè)計(jì)輸入
3.2.1 ISE的工程建立
3.2.2 基于ISE的HDL代碼輸入
3.2.3 基于ISE代碼模板的使用
3.2.4 基于ISE的原理圖輸入法
3.2.5 基于ISE的IP Core的使用
3.3 基于ISE的仿真
3.4 基于ISE的綜合與實(shí)現(xiàn)
3.4.1 基于Xilinx XST的綜合
3.4.2 基于ISE的實(shí)現(xiàn)
3.5 FPGA配置與編程
3.5.1 Xilinx FPGA配置電路綜述
3.5.2 iMPACT的基本操作
3.5.3 使用iMPACT創(chuàng)建配置文件
3.6 約束文件的編寫(xiě)
3.6.1 約束文件的定義
3.6.2 UCF文件的語(yǔ)法說(shuō)明
3.6.3 ISE中UCF的編寫(xiě)
3.7 集成化邏輯分析儀
3.7.1 Chipscope Pro——集成化邏輯分析工具簡(jiǎn)介
3.7.2 Chipscope Pro的使用流程
3.7.3 Chipscope Pro Inserter的操作和使用
3.7.4 Chipscope Pro Analyzer使用流程
本章小結(jié)一
思考與練習(xí)
第4章 第三方工具介紹
4.1 Modelsim SE 6.2軟件的使用
4.1.1 Modelsim SE 6.2軟件的安裝
4.1.2 利用Modelsim SE 6.2進(jìn)行功能仿真
4.1.3 利用Modelsim SE 6.2進(jìn)行時(shí)序仿真
4.2 Synplify：Pro軟件的使用
4.2.1 Synplify Pro 9.0.1軟件的安裝
4.2.2 Synplify Pro 9.0.1軟件的使用
本章小結(jié)
思考與練習(xí)
第5章 簡(jiǎn)單數(shù)字邏輯電路的設(shè)計(jì)
5.1 基于Xilinx FPGA的組合邏輯電路設(shè)計(jì)
5.1.1 基本邏輯門(mén)電路設(shè)計(jì)
5.1.2 編碼器設(shè)計(jì)
5.1.3 譯碼器設(shè)計(jì)
5.1.4 數(shù)值比較器設(shè)計(jì)
5.1.5 數(shù)據(jù)選擇器設(shè)計(jì)
5.1.6 總線緩沖器設(shè)計(jì)
5.2 時(shí)序邏輯電路設(shè)計(jì)
5.2.1 時(shí)鐘信號(hào)和復(fù)位信號(hào)
5.2.2 觸發(fā)器設(shè)計(jì)
5.2.3 移位寄存器
5.2.4 計(jì)數(shù)器設(shè)計(jì)
5.3 存儲(chǔ)器設(shè)計(jì)
5.3.1 只讀存儲(chǔ)器ROM
5.3.2 隨機(jī)存儲(chǔ)器RAM
5.3.3 FIFO的設(shè)計(jì)
5.4 有限狀態(tài)機(jī)的設(shè)計(jì)
5.4.1 有限狀態(tài)機(jī)原理
5.4.2 有限狀態(tài)機(jī)分類
5.4.3 有限狀態(tài)機(jī)設(shè)計(jì)
本章小結(jié)
思考與練習(xí)
第6章 EDA技術(shù)綜合設(shè)計(jì)應(yīng)用
6.1 數(shù)字時(shí)鐘的設(shè)計(jì)及實(shí)現(xiàn)
6.1.1 數(shù)字時(shí)鐘的功能要求
6.1.2 數(shù)字時(shí)鐘的Verilog HDL描述
6.1.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.2 多功能信號(hào)發(fā)生器的設(shè)計(jì)及實(shí)現(xiàn)
6.2.1 功能要求
6.2.2 模塊設(shè)計(jì)
6.2.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.3 序列檢測(cè)器的設(shè)計(jì)及實(shí)現(xiàn)
6.3.1 功能要求和結(jié)構(gòu)
6.3.2 序列檢測(cè)器的Verilog HDL描述
6.3.3 序列檢測(cè)器仿真驗(yàn)證
6.4 交通燈信號(hào)控制器的設(shè)計(jì)及實(shí)現(xiàn)
6.4.1 功能要求
6.4.2 模塊設(shè)計(jì)
6.4.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.5 通用異步接收發(fā)送器的設(shè)計(jì)及實(shí)現(xiàn)
6.5.1 UART設(shè)計(jì)原理
6.5.2 接收模塊設(shè)計(jì)
6.5.3 接收模塊設(shè)計(jì)
6.6 AD實(shí)驗(yàn)
6.6.1 功能.要求
6.6.2 模塊設(shè)計(jì)
6.6.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.7 VGA顯示實(shí)驗(yàn)
6.7.1 VGA顯示原理
6.7.2 VGA控制器的設(shè)計(jì)
6.7.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.8 PS／2實(shí)驗(yàn)
6.8.1 PS／2通信協(xié)議
6.8.2 PS／2控制器的設(shè)計(jì)
6.9 LCD顯示字符實(shí)訓(xùn)
6.9.1 功能要求
6.9.2 模塊設(shè)計(jì)
6.9.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
6.10 步進(jìn)電動(dòng)機(jī)實(shí)驗(yàn)
6.10.1 功能要求
6.10.2 模塊設(shè)計(jì)
6.10.3 設(shè)計(jì)實(shí)現(xiàn)及驗(yàn)證
本章小結(jié)
思考與練習(xí)
第7章 基于FPGA的嵌入式系統(tǒng)開(kāi)發(fā)
7.1 可編程嵌入式系統(tǒng)介紹
7.1.1 基于FPCA的嵌入式系統(tǒng)
7.1.2 Xilinx公司的嵌入式解決方案
7.2 EDK簡(jiǎn)介
7.2.1 EDK的介紹
7.2.2 EDK設(shè)計(jì)的實(shí)現(xiàn)流程
7.2.3 EDK的文件管理架構(gòu)
7.3 XPS軟件基本操作
7.3.1 利用BSB創(chuàng)建新工程
7.3.2 XPS的用戶界面
7.4 XPS軟件的高級(jí)操作
7.4.1 XPS的軟件輸入
7.4.2 XPS工程的實(shí)現(xiàn)和下載
7.5 EDK開(kāi)發(fā)實(shí)例
7.5.1 DDR SDRAM控制器的工作原理
7.5.2 DDR SDRAM控制器的基本要求
7.5.3 DDR SDRAM控制器的EDK實(shí)現(xiàn)
本章小結(jié)
思考與練習(xí)
參考文獻(xiàn)