EDA技術(shù)與Verilog HDL

第1章 概述 1
1.1 EDA技術(shù)及其發(fā)展 1
1.2 EDA技術(shù)實現(xiàn)的目標(biāo) 3
1.3 硬件描述語言Verilog HDL 4
1.4 其他常用硬件描述語言 5
1.5 HDL綜合 6
1.6 基于HDL的自頂向下設(shè)計方法 8
1.7 EDA技術(shù)的優(yōu)勢 11
1.8 EDA的發(fā)展趨勢 12
習(xí)題 14
第2章 EDA設(shè)計流程及其工具 15
2.1 FPGA/CPLD開發(fā)流程 15
2.1.1 設(shè)計輸入（原理圖/HDL文本編輯） 15
2.1.2 綜合 16
2.1.3 適配 17
2.1.4 時序仿真與功能仿真 17
2.1.5 編程下載 18
2.1.6 硬件測試 18
2.2 ASIC及其設(shè)計流程 18
2.2.1 ASIC設(shè)計方法簡介 18
2.2.2 一般ASIC設(shè)計的流程 20
2.3 常用EDA工具 21
2.3.1 設(shè)計輸入編輯器 22
2.3.2 HDL綜合器 22
2.3.3 仿真器 23
2.3.4 適配器 24
2.3.5 下載器 25
2.4 Quartus II簡介 25
2.5 IP核簡介 26
習(xí)題 28
第3章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 29
3.1 概述 29
3.1.1 可編程邏輯器件的發(fā)展歷程 29
3.1.2 可編程邏輯器件的分類 30
3.2 簡單PLD原理 31
3.2.1 電路符號表示 31
3.2.2 PROM 32
3.2.3 PLA 34
3.2.4 PAL 35
3.2.5 GAL 36
3.3 CPLD的結(jié)構(gòu)與工作原理 38
3.4 FPGA結(jié)構(gòu)與工作原理 41
3.4.1 查找表邏輯結(jié)構(gòu) 42
3.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理 42
3.5 硬件測試技術(shù) 48
3.5.1 內(nèi)部邏輯測試 48
3.5.2 JTAG邊界掃描測試 48
3.5.3 嵌入式邏輯分析儀 52
3.6 FPGA/CPLD產(chǎn)品概述 52
3.6.1 Lattice公司的CPLD器件系列 52
3.6.2 Xilinx公司的FPGA和CPLD器件系列 53
3.6.3 Altera公司的FPGA和CPLD器件系列 55
3.6.4 Actel公司的FPGA器件 58
3.6.5 Altera公司的FPGA配置方式與配置器件 58
3.7 編程與配置 59
3.7.1 使用JTAG的CPLD在系統(tǒng)編程 60
3.7.2 使用JTAG在線配置FPGA 61
3.7.3 FPGA專用配置器件 61
3.7.4 使用單片機(jī)配置FPGA 63
3.7.5 使用CPLD配置FPGA 64
習(xí)題 64
第4章 Verilog HDL設(shè)計初步 66
4.1 組合電路的Verilog HDL描述 66
4.1.1 4選1多路選擇器及其Verilog HDL描述1 66
4.1.2 4選1多路選擇器及其Verilog HDL描述2 74
4.1.3 4選1多路選擇器及其Verilog HDL描述3 76
4.1.4 4選1多路選擇器及其Verilog HDL描述4 78
4.1.5 簡單加法器及其Verilog HDL描述 79
4.2 時序電路的Verilog HDL描述 83
4.2.1 邊沿觸發(fā)型D觸發(fā)器及其Verilog描述 84
4.2.2 電平觸發(fā)型鎖存器及其Verilog描述 85
4.2.3 含異步清0和時鐘使能結(jié)構(gòu)的D觸發(fā)器及其Verilog描述 86
4.2.4 含同步清0結(jié)構(gòu)的D觸發(fā)器及其Verilog描述 87
4.2.5 含異步清0的鎖存器及其Verilog描述 88
4.2.6 Verilog的時鐘過程描述注意要點 88
4.2.7 異步時序電路 89
4.3 計數(shù)器的Verilog HDL設(shè)計 90
4.3.1 4位二進(jìn)制加法計數(shù)器及其Verilog描述 90
4.3.2 功能更全面的計數(shù)器設(shè)計 91
習(xí)題 93
第5章 Quartus II應(yīng)用初步 96
5.1 基本設(shè)計流程 96
5.1.1 建立工作庫文件夾和編輯設(shè)計文件 96
5.1.2 創(chuàng)建工程 97
5.1.3 編譯前設(shè)置 99
5.1.4 全程編譯 100
5.1.5 時序仿真 101
5.1.6 應(yīng)用RTL電路圖觀察器 104
5.2 引腳設(shè)置與硬件驗證 105
5.2.1 引腳鎖定 105
5.2.2 編譯文件下載 106
5.2.3 AS模式編程 108
5.2.4 JTAG間接模式編程配置器件 108
5.2.5 USB-Blaster編程配置器件使用方法 110
5.2.6 其他的鎖定引腳方法 110
5.3 嵌入式邏輯分析儀使用方法 112
5.4 編輯SignalTap II的觸發(fā)信號 116
5.5 原理圖輸入設(shè)計方法 117
5.5.1 層次化設(shè)計流程 118
5.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計 121
5.5.3 74系列宏模塊邏輯功能真值表查詢 125
習(xí)題 125
實驗與設(shè)計 126
5-1 設(shè)計含異步清0、同步加載與時鐘使能的計數(shù)器 126
5-2 4選1多路選擇器設(shè)計實驗 127
5-3 采用原理圖輸入法設(shè)計8位全加器 128
5-4 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計 128
5-5 采用原理圖輸入法設(shè)計8位十進(jìn)制顯示的頻率計 130
5-6 數(shù)碼掃描顯示電路設(shè)計 130
第6章 Verilog HDL設(shè)計進(jìn)階 132
6.1 過程結(jié)構(gòu)中的賦值語句 132
6.1.1 過程中的阻塞式賦值 132
6.1.2 過程中的非阻塞式賦值 133
6.1.3 進(jìn)一步了解阻塞式和非阻塞式賦值的內(nèi)在規(guī)律 134
6.2 過程語句歸納 138
6.3 移位寄存器之Verilog HDL設(shè)計 141
6.3.1 含同步并行預(yù)置功能的8位移位寄存器設(shè)計 142
6.3.2 移位模式可控的8位移位寄存器設(shè)計 143
6.3.3 使用移位操作符設(shè)計移位寄存器 144
6.3.4 使用循環(huán)語句設(shè)計乘法器 145
6.4 if語句概述 149
6.5 雙向和三態(tài)電路設(shè)計 152
6.5.1 三態(tài)控制電路設(shè)計 152
6.5.2 雙向端口設(shè)計 153
6.5.3 三態(tài)總線電路設(shè)計 154
6.6 不同類型的分頻電路設(shè)計 156
6.6.1 同步加載分頻電路設(shè)計 157
6.6.2 異步加載分頻電路設(shè)計 159
6.6.3 異步清0分頻電路設(shè)計 159
6.6.4 同步清0分頻電路設(shè)計 160
6.7 半整數(shù)與奇數(shù)分頻電路設(shè)計 161
6.8 Verilog HDL的RTL表述 162
6.8.1 行為描述 163
6.8.2 數(shù)據(jù)流描述 164
6.8.3 結(jié)構(gòu)描述 164
習(xí)題 165
實驗與設(shè)計 166
6-1 半整數(shù)與奇數(shù)分頻器設(shè)計 166
6-2 簡易分頻器設(shè)計 166
6-3 VGA彩條信號顯示控制電路設(shè)計 167
6-4 基于時序電路的移位相加型8位硬件乘法器設(shè)計 170
6-5 移位寄存器設(shè)計 171
6-6 串/并轉(zhuǎn)換數(shù)碼靜態(tài)顯示控制電路設(shè)計 172
6-7 并/串轉(zhuǎn)換擴(kuò)展輸入口電路設(shè)計 172
第7章 宏功能模塊與IP應(yīng)用 173
7.1 宏功能模塊概述 173
7.1.1 知識產(chǎn)權(quán)核的應(yīng)用 173
……
第8章 Verilog有限狀態(tài)機(jī)設(shè)計 219
第9章 Verilog HDL基本要素與語句 259
第10章 系統(tǒng)優(yōu)化、時序分析和Synplify應(yīng)用 289
第11章 Verilog仿真驗證 326
第12章 SOPC技術(shù) 359
附錄A EDA開發(fā)系統(tǒng)相關(guān)軟硬件簡介 388
A.1 KX_7C5E+型EDA開發(fā)系統(tǒng)配置及實驗簡介 388
A.2 輔助開發(fā)板A使用簡介 391
A.3 輔助開發(fā)板B使用簡介 393
A.4 KX_PK4等系列EDA實驗開發(fā)系統(tǒng)實驗圖 394
A.5 MIF文件生成器使用方法 396
參考文獻(xiàn) 399