集成電路CAD與實(shí)踐

第1部分　集成電路CAD基礎(chǔ)
第1章　概　　述 2
1.1　集成電路的發(fā)展 2
1.1.1　集成電路的發(fā)展從晶體管的誕生開始 2
1.1.2　集成電路的發(fā)展動力和方向 6
1.1.3　近年的微電子技術(shù) 8
1.2　電子設(shè)計(jì)自動化的發(fā)展 9
1.2.1　IC CAD的現(xiàn)狀 9
1.2.2　IC設(shè)計(jì)中的方法 10
1.3　IC設(shè)計(jì)流程 12
1.4　IC CAD的內(nèi)容 14
1.4.1　系統(tǒng)結(jié)構(gòu)設(shè)計(jì) 15
1.4.2　邏輯模擬 16
1.4.3　電路分析 17
1.4.4　版圖設(shè)計(jì) 18
1.4.5　器件模擬 20
1.4.6　工藝模擬 21
1.4.7　可測性設(shè)計(jì) 21
1.4.8　可靠性設(shè)計(jì) 22
1.4.9　IC CAD的深入研究 23
1.5　IC CAD軟件 25
1.5.1　Tanner pro CAD工具包 25
1.5.2　Cadence簡介 27
1.5.3　邏輯綜合與Synopsys 29
1.5.4　電路模擬與HSPICE 30
1.5.5　邏輯模擬與ModelSim 32
1.5.6　工藝模擬與SUPREM 32
1.5.7　器件模擬與MEDICI 33
1.5.8　逆向分析與CHIPLOGIC 34
本章小結(jié) 35
思考題 36
第2章　專用集成電路CAD設(shè)計(jì)基礎(chǔ) 37
2.1　集成電路的分類 37
2.1.1　集成電路的工藝分類 37
2.1.2　集成電路的功能分類 38
2.1.3　集成電路的用途分類 44
2.1.4　專用集成電路的設(shè)計(jì)方式 45
2.2　專用集成電路的主要結(jié)構(gòu)形式 46
2.2.1　主要結(jié)構(gòu)形式 46
2.2.2　門陣列 51
2.2.3　標(biāo)準(zhǔn)單元 56
2.2.4　可編程邏輯陣列 58
2.2.5　積木塊 61
2.3　專用集成電路的設(shè)計(jì)流程 63
2.3.1　門陣列設(shè)計(jì)流程 66
2.3.2　標(biāo)準(zhǔn)單元設(shè)計(jì)流程 67
2.3.3　FPGA設(shè)計(jì)流程 68
2.3.4　可兼容性設(shè)計(jì) 71
2.3.5　SOC的平臺設(shè)計(jì)方法 72
2.4　專用集成電路的設(shè)計(jì)示例 74
2.4.1　CMOS工藝的主要流程 74
2.4.2　正逆向結(jié)合設(shè)計(jì) 77
本章小結(jié) 83
思考題 83
第3章　CAD電路分析基礎(chǔ) 84
3.1　電路模擬原理 84
3.1.1　電路分析的CAD基本方法 84
3.1.2　集成電路的CAD分析 86
3.2　基本的電路分析 88
3.2.1　線性電路的直流分析 88
3.2.2　線性電路的交流分析 90
3.2.3　非線性電路的分析 91
3.2.4　瞬態(tài)分析 97
3.3　基本電路元器件模型 99
3.3.1　二極管模型 99
3.3.2　晶體管模型 103
3.3.3　MOS場效應(yīng)晶體管模型 108
3.3.4　結(jié)型場效應(yīng)晶體管模型 110
3.4　基本線性代數(shù)知識 113
3.4.1　高斯消去法 113
3.4.2　LU分解法 115
本章小結(jié) 118
思考題 119
第4章　CAD邏輯模擬基礎(chǔ) 120
4.1　邏輯模擬 121
4.1.1　邏輯故障的產(chǎn)生 121
4.1.2　邏輯模擬方式 122
4.2　邏輯模擬的模型和算法 124
4.2.1　器件的延遲模型 124
4.2.2　多值模擬 129
4.2.3　基本模擬程序的結(jié)構(gòu) 133
4.3　測試碼生成 136
4.3.1　故障測試 136
4.3.2　故障模型 139
4.3.3　故障模擬 145
4.3.4　路徑敏化法 149
4.3.5　D-算法 151
本章小結(jié) 155
思考題 156
第5章　CAD版圖設(shè)計(jì)基礎(chǔ) 157
5.1　邏輯劃分 159
5.1.1　劃分要求 161
5.1.2　典型算法 161
5.1.3　框架規(guī)劃 164
5.2　布局 168
5.2.1　距離樹 170
5.2.2　布局處理算法 172
5.2.3　初始布局 176
5.2.4　布局迭代改善 178
5.3　布線 180
5.3.1　門間布線 181
5.3.2　總體布線 182
5.3.3　詳細(xì)布線 184
5.3.4　通道布線算法 185
本章小結(jié) 193
思考題 194
第2部分　集成電路CAD軟件與實(shí)踐
第6章　Tanner Pro軟件使用 196
6.1　功能與特性 196
6.1.1　Tanner Pro的主要功能 196
6.1.2　S-Edit特性 196
6.1.3　T-SPICE特性 196
6.1.4　W-Edit功能 197
6.2　Tanner Pro設(shè)計(jì)舉例 197
6.2.1　邏輯化簡與整理 198
6.2.2　用Tanner Pro實(shí)現(xiàn)設(shè)計(jì) 199
6.3　實(shí)驗(yàn)內(nèi)容安排 215
6.3.1　實(shí)驗(yàn)內(nèi)容 215
6.3.2　使用S-Edit設(shè)計(jì)基本組件符號（實(shí)驗(yàn)一） 218
6.3.3　使用S-Edit設(shè)計(jì)簡單邏輯電路（實(shí)驗(yàn)二） 218
6.3.4　使用S-EDIT設(shè)計(jì)AO22電路（實(shí)驗(yàn)三） 220
6.3.5　與非門的直流分析（實(shí)驗(yàn)四） 221
6.3.6　與非門的瞬時分析（實(shí)驗(yàn)五） 223
6.3.7　四位加法器電路設(shè)計(jì)與模擬（實(shí)驗(yàn)六） 225
6.3.8　使用L-Edit畫PMOS版圖（實(shí)驗(yàn)七） 228
6.3.9　使用L-Edit編輯NAND2的版圖（實(shí)驗(yàn)八） 230
6.3.10　使用LVS對比NAND2（實(shí)驗(yàn)九） 232
6.3.11　差分放大器設(shè)計(jì)（實(shí)驗(yàn)十） 232
6.4　參考資料 234
第7章　Cadence軟件使用 239
7.1　Cadence操作流程 239
7.2　Cadence版圖繪制 248
7.3　DRC設(shè)置 251
第8章　HSPICE軟件使用 254
8.1 簡介 254
8.2　語法與語句 258
8.2.1　HSPICE語法及語句 258
8.2.2　HSPICE控制語句 262
8.3　實(shí)例應(yīng)用 264
第9章　ModelSim軟件使用 270
9.1　ModelSim流程 270
9.2　Verilog文件 271
9.3　ModelSim仿真 273
第10章　MEDICI軟件使用 277
10.1　概述 277
10.2　MEDICI執(zhí)行方程 277
10.3　MEDICI的物理模型 279
10.3.1　復(fù)合和壽命模型 279
10.3.2　禁帶寬度模型 280
10.3.3　遷移率模型 281
10.4　實(shí)例 283
第11章　SUPREM軟件使用 291
11.1　SUPREM-4 291
11.2　SUPREM-4的離子注入模型 291
11.3　SUPREM-4的雜質(zhì)擴(kuò)散模型 292
11.4　SUPREM-4的氧化模型 293
11.5　SUPREM-4實(shí)例 295
第12章　Chiplogic分析 300
12.1　Chiplogic Analyzer 部分 301
12.1.1　網(wǎng)表提取流程 301
12.1.2　軟件主界面介紹 302
12.1.3　工作區(qū)管理 307
12.1.4　單元識別 308
12.1.5　線網(wǎng)繪制和線網(wǎng)連PIN 312
12.1.6　檢查線網(wǎng)和節(jié)點(diǎn) 316
12.1.7　電學(xué)規(guī)則檢查（ERC） 317
12.2　Chiplogic Layeditor 部分 318
12.2.1　版圖描繪的基本步驟 318
12.2.2　版圖元素的輸入 319
12.2.3　版圖單元的輸入 321
12.2.4　編輯功能 322
12.2.5　D觸發(fā)器的版圖描繪的方法和步驟 325
12.2.6　數(shù)據(jù)的導(dǎo)入/導(dǎo)出 332
第13章　實(shí)訓(xùn)實(shí)例 335
13.1　實(shí)訓(xùn)范例 335
13.1.1　電路設(shè)計(jì)過程 336
13.1.2　版圖設(shè)計(jì)過程 338
13.1.3　DRC規(guī)則檢查簡要指南 341
13.2　單元命名規(guī)范 344
13.3　數(shù)字電路設(shè)計(jì) 346
13.3.1　電路設(shè)計(jì) 347
13.3.2　理論計(jì)算 348
13.3.3　工藝流程 349
13.3.4　版圖設(shè)計(jì) 350
13.4　模擬電路設(shè)計(jì) 351
13.4.1　運(yùn)放設(shè)計(jì) 351
13.4.2　振蕩器設(shè)計(jì) 355
13.5　Synopsys Design Compiler設(shè)計(jì) 365
13.5.1　基本概念 365
13.5.2　設(shè)計(jì)入口 367
13.5.3　設(shè)計(jì)環(huán)境 372
13.5.4　設(shè)計(jì)約束 377
13.5.5　設(shè)計(jì)的綜合與結(jié)果報告 381
13.5.6　設(shè)計(jì)的保存與時序文件的導(dǎo)出 383
13.6　使用Synopsys Astro布局布線流程 386
13.6.1　數(shù)據(jù)準(zhǔn)備 386
13.6.2　開始（Setup：Design Setup + Timing Setup） 388
13.6.3　布局規(guī)劃（Floorplan） 394
13.6.4　布局（Place） 402
13.6.5　時鐘樹綜合 405
13.6.6　布線 407
13.6.7　一些常用技巧 410
參考文獻(xiàn) 412