基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)

第1章 可編程邏輯器件
1.1 可編程邏輯器件概述
1.2 低密度PLD
1.3 高密度PLD
1.3.1 XC9500在系統(tǒng)可編程邏輯器件系列
1.3.2 CooIRunner-II可編程邏輯器件系列
1.3.3 Spartan可編程邏輯器件系列
1.3.4 Spartan-II可編程邏輯器件系列
1.3.5 Spartan-3E可編程邏輯器件系列
1.3.6 Virtex-II可編程邏輯件系列
1.4 CPLD和FPGA
1.5 基于可編程邏輯器件的數(shù)字系統(tǒng)的設(shè)計(jì)流程
1.6 可編程邏輯器件的發(fā)展趨勢(shì)
第2章 Verilog-HDL語(yǔ)言
2.1 模塊的結(jié)構(gòu)
2.2 數(shù)據(jù)類(lèi)型
2.2.1 常量的數(shù)據(jù)類(lèi)型
2.2.2 常用數(shù)據(jù)類(lèi)型
2.3 運(yùn)算符和表達(dá)式
2.4 語(yǔ)句
2.4.1 賦值語(yǔ)句
2.4.2 條件語(yǔ)句
2.4.3 循環(huán)語(yǔ)句
2.4.4 結(jié)構(gòu)說(shuō)明語(yǔ)句
2.4.5 塊語(yǔ)句
2.4.6 語(yǔ)句順序執(zhí)行和并行執(zhí)行
2.4.7 編譯預(yù)處理
2.5 基本邏輯電路的設(shè)計(jì)
2.6 算法狀態(tài)機(jī)圖ASM
2.7 層次化設(shè)計(jì)
2.8 流水線(xiàn)技術(shù)
2.9 測(cè)試程序設(shè)計(jì)
第3章 ISE8.2i開(kāi)發(fā)系統(tǒng)
3.1 設(shè)計(jì)流程
3.2 工程管理用戶(hù)界面
3.3 Verilog-HDL的輸入方法
3.3.1 創(chuàng)建一個(gè)新的工程項(xiàng)目
3.3.2 輸入Verilog-HDL程序
3.3.3 利用語(yǔ)言參考模板編寫(xiě)程序
3.3.4 語(yǔ)法檢查
3.3.5 邏輯功能仿真
3.3.6 綜合
3.3.7 添加芯片管腳約束文件
3.3.8 設(shè)計(jì)的實(shí)現(xiàn)
3.3.9 配置FPGA
3.4 基于電路原理圖輸入的設(shè)計(jì)方法
3.4.1 創(chuàng)建一個(gè)新的工程項(xiàng)目
3.4.2 輸入電路原理圖
3.5 用狀態(tài)轉(zhuǎn)換圖描述狀態(tài)機(jī)
3.6 硬件描述語(yǔ)言和電路原理圖混合輸入方式
3.6.1 辦理入模塊count4的VHDL程序并生成電路符號(hào)
3.6.2 設(shè)計(jì)頂層電路原理圖
3.6.3 設(shè)計(jì)的實(shí)現(xiàn)
第4章 Spartan-3E實(shí)驗(yàn)開(kāi)發(fā)板
4.1 實(shí)驗(yàn)開(kāi)發(fā)板的主要電路資源
4.2 實(shí)驗(yàn)開(kāi)發(fā)板上的開(kāi)關(guān)、發(fā)光二極管和按鍵
4.3 液晶顯示屏
4.3.1 液晶顯示屏控制芯片
4.3.2 液晶顯示屏控制芯片的控制字
4.3.3 液晶顯求屏控制芯片的工作時(shí)序
4.4 VGA顯示接口
4.5 RS-232串行接口
4.6 PS/2鍵盤(pán)接口
4.7 數(shù)/模轉(zhuǎn)換電路
4.8 模/數(shù)轉(zhuǎn)換電路
4.9 CPLD芯片XC2C64A
4.10 存儲(chǔ)器電路
第5章 設(shè)計(jì)實(shí)例
5.1 控制發(fā)光二極管循環(huán)發(fā)光
5.2 旋轉(zhuǎn)開(kāi)關(guān)控制發(fā)光二極管輪流發(fā)光
5.3 控制液晶顯示屏顯示字符
5.4 電子數(shù)字鐘
5.5 運(yùn)動(dòng)計(jì)時(shí)器
5.6 液晶顯示屏顯示PS/2鍵盤(pán)的鍵值
5.7 通過(guò)RS-232異步串行通信接口實(shí)現(xiàn)FPGA與計(jì)算機(jī)的通信
附錄 Spartan-3E實(shí)驗(yàn)板 XC3S500E-4FG320C的I/O管腳定義和屬性
參考文獻(xiàn)