數(shù)字邏輯

出版說明前言第1章 數(shù)制與碼制 1.1 數(shù)制 1.1.1 進(jìn)位計(jì)數(shù)制 1.1.2 二進(jìn)制 1.1.3 任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù) 1.1.4 十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù) 1.2 帶符號(hào)數(shù)的表示 1.2.1 原碼及其運(yùn)算 1.2.2 反碼及其運(yùn)算 1.2.3 補(bǔ)碼及其運(yùn)算 1.2.4 符號(hào)位擴(kuò)展 1.3 數(shù)的浮點(diǎn)表示 1.4 數(shù)和字符的編碼 1.4.1 BCD編碼 1.4.2 格雷碼 1.4.3 字符編碼 1.4.4 奇偶校驗(yàn)碼 1.5 習(xí)題第2章 邏輯代數(shù) 2.1 基本概念 2.1.1 邏輯代數(shù)的定義 2.1.2 邏輯代數(shù)的基本運(yùn)算 2.1.3 邏輯代數(shù)的復(fù)合運(yùn)算 2.2 重要規(guī)則 2.3 邏輯函數(shù)的表達(dá)形式 2.4 邏輯函數(shù)的基本形式和標(biāo)準(zhǔn)形式 2.5 代數(shù)化簡(jiǎn)法 2.6 卡諾圖化簡(jiǎn)法 2.6.1 卡諾圖的結(jié)構(gòu) 2.6.2 卡諾圖的填入 2.6.3 卡諾圖的性質(zhì) 2.6.4 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.6.5 含有無關(guān)項(xiàng)的化簡(jiǎn) 2.7 習(xí)題第3章 集成門電路 3.1 正邏輯和負(fù)邏輯 3.2 TTL門電路 3.2.1 TTL與非門 3.2.2 TTL邏輯門的外特性 3.2.3 集電極開路輸出門(OC門)和三態(tài)輸出門(TS門) 3.3 CMOS集成邏輯門電路 3.3.1 CMOS反相器(非門) 3.3.2 CMOS與非門 3.3.3 CMOS或非門 3.3.4 CMOS三態(tài)門 3.3.5 CMOS漏極開路輸出門(OD門) 3.3.6 CMOS傳輸門 3.4 習(xí)題第4章 組合邏輯電路 4.1 組合邏輯電路的分析 4.1.1 組合電路的分析步驟 4.1.2 組合電路的分析舉例 4.2 組合邏輯電路設(shè)計(jì) 4.2.1 設(shè)計(jì)步驟 4.2.2 設(shè)計(jì)舉例 4.3 加法器 4.3.1 半加器和全加器 4.3.2 加法器模塊 4.3.3 加法器的應(yīng)用 4.4 數(shù)值比較器 4.4.1 一位數(shù)值比較器 4.4.2 四位數(shù)值比較器 4.4.3 集成比較器的應(yīng)用 4.5 編碼器和譯碼器 4.5.1 編碼器 4.5.2 譯碼器 4.6 數(shù)據(jù)選擇器和數(shù)據(jù)分配器 4.6.1 數(shù)據(jù)選擇器 4.6.2 數(shù)據(jù)分配器 4.7 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn) 4.7.1 競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象 4.7.2 怎樣判定電路中有無險(xiǎn)象 4.7.3 險(xiǎn)象的消除和減弱 4.8 習(xí)題第5章 觸發(fā)器 5.1 基本RS觸發(fā)器 5.1.1 用與非門構(gòu)成的基本RS觸發(fā)器 5.1.2 用或非門構(gòu)成的基本RS觸發(fā)器 5.2 鐘控觸發(fā)器(鎖存器) 5.2.1 鐘控RS觸發(fā)器 5.2.2 鐘控(電平型)D觸發(fā)器 5.3 主從觸發(fā)器 5.3.1 主從RS觸發(fā)器 5.3.2 主從JK觸發(fā)器 5.4 邊沿觸發(fā)器 5.4.1 邊沿(維持-阻塞)D觸發(fā)器 5.4.2 邊沿JK觸發(fā)器 5.5 集成觸發(fā)器 5.5.1 集成D觸發(fā)器 5.5.2 集成JK觸發(fā)器 5.6 其他功能的觸發(fā)器 5.6.1 T觸發(fā)器 5.6.2 T’觸發(fā)器(翻轉(zhuǎn)觸發(fā)器) 5.7 各類觸發(fā)器的相互轉(zhuǎn)換 5.7.1 JK觸發(fā)器轉(zhuǎn)換為D、T、T’和RS觸發(fā)器 5.7.2 D觸發(fā)器轉(zhuǎn)換為JK、T、T’和RS觸發(fā)器 5.8 觸發(fā)器的應(yīng)用 5.8.1 消顫開關(guān) 5.8.2 分頻和雙相時(shí)鐘的產(chǎn)生 5.8.3 異步脈沖同步化 5.9 集成觸發(fā)器的參數(shù) 5.9.1 觸發(fā)器的靜態(tài)參數(shù) 5.9.2 觸發(fā)器的動(dòng)態(tài)參數(shù) 5.10 習(xí)題第6章 同步時(shí)序邏輯電路 6.1 時(shí)序邏輯電路的結(jié)構(gòu)和類型 6.1.1 時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn) 6.1.2 時(shí)序邏輯電路分類 6.2 同步時(shí)序邏輯電路的分析 6.2.1 分析步驟 6.2.2 分析舉例 6.3 同步時(shí)序邏輯電路的設(shè)計(jì) 6.3.1 設(shè)計(jì)步驟 6.3.2 建立原始狀態(tài)圖(或狀態(tài)表) 6.3.3 狀態(tài)化簡(jiǎn) 6.3.4 狀態(tài)分配 6.3.5 同步時(shí)序電路設(shè)計(jì)舉例 6.4 計(jì)數(shù)器及其應(yīng)用 6.4.1 計(jì)數(shù)器的特點(diǎn)和分類 6.4.2 n位二進(jìn)制計(jì)數(shù)器 6.4.3 十進(jìn)制計(jì)數(shù)器 6.4.4 利用反饋歸零法和反饋置數(shù)法構(gòu)成任意進(jìn)制計(jì)數(shù)器 6.4.5 計(jì)數(shù)器容量的擴(kuò)展 6.5 寄存器 6.5.1 鎖存器 6.5.2 基本寄存器 6.5.3 移位寄存器 6.5.4 移位寄存器型計(jì)數(shù)器 6.6 習(xí)題第7章 異步時(shí)序邏輯電路 7.1 脈沖異步時(shí)序邏輯電路 7.1.1 脈沖異步時(shí)序邏輯電路的分析 7.1.2 脈沖異步時(shí)序邏輯電路的設(shè)計(jì) 7.2 電平異步時(shí)序電路 7.2.1 電平異步電路的分析 7.2.2 電平異步電路中的競(jìng)爭(zhēng)與險(xiǎn)象 7.2.3 電平異步時(shí)序電路設(shè)計(jì) 7.3 中規(guī)模異步計(jì)數(shù)器的原理與應(yīng)用 7.4 習(xí)題第8章 可編程邏輯電路 8.1 概述 8.2 只讀存儲(chǔ)器 8.3 可編程邏輯陣列 8.4 可編程陣列邏輯 8.5 通用陣列邏輯 8.6 現(xiàn)場(chǎng)可編程門陣列 8.7 復(fù)雜可編程邏輯器件 8.8 硬件描述語言 8.8.1 ABEL硬件描述語言 8.8.2 Verilog HDL硬件描述語言 8.8.3 VHDL硬件描述語言 8.9 習(xí)題 第9章 脈沖波形的產(chǎn)生與整形 9.1 概述 9.2 555定時(shí)器 9.2.1 555定時(shí)器內(nèi)部結(jié)構(gòu) 9.2.2 555定時(shí)器基本功能 9.3 用555構(gòu)成自激多諧振蕩器 9.3.1 電路結(jié)構(gòu) 9.3.2 工作原理 9.4 用邏輯門構(gòu)成的自激多諧振蕩器 9.5 石英晶體振蕩器 9.6 單穩(wěn)態(tài)觸發(fā)器 9.6.1 用555構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 9.6.2 集成單穩(wěn)態(tài)觸發(fā)器 9.6.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 9.7 施密特觸發(fā)器 9.7.1 用555構(gòu)成施密特觸發(fā)器 9.7.2 施密特觸發(fā)器的應(yīng)用 9.8 習(xí)題