EDA技術(shù)與VHDL（第2版）

第1章　概述
1.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展
1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象
1.3 VHDL
1.4 EDA的優(yōu)勢(shì)
1.5 面向FPGA的開發(fā)流程
1.6 QuartusⅡ概述
1.7 IP核
1.8 EDA技術(shù)的發(fā)展趨勢(shì)

第2章　PLD硬件特性與編程技術(shù)
2.1 PLD概述
2.2 低密度PLD可編程原理
2.3 CPLD的結(jié)構(gòu)與可編程原理　
2.4 FPGA的結(jié)構(gòu)與可編程原理
2.5 硬件測(cè)試技術(shù)
2.6 FPGA/CDLD產(chǎn)品概述
2.7 編程與配置

第3章　VHDL基礎(chǔ)
3.1 VHDL基本語法
3.2 時(shí)序電路描述
3.3 全加器的VHDL描述
3.4 計(jì)數(shù)器設(shè)計(jì)
3.5 一般計(jì)數(shù)器的VHDL設(shè)計(jì)方法
3.6 數(shù)據(jù)對(duì)象
3.7 IF語句概述
3.8 進(jìn)程語句歸納
3.9 并行賦值語句概述
3.10 雙向和三態(tài)電路信號(hào)賦值
3.11 仿真延時(shí)

第4章　QuartusⅡ使用方法
4.1 QuartusⅡ設(shè)計(jì)流程
4.2 嵌入式邏輯分析儀
4.3 編輯SignalTapⅡ的觸發(fā)信號(hào)
4.4 LPM_ROM宏模塊使用
4.5 In-System Memory Content Editor應(yīng)用
4.6 LPM_RAM/FIFO的定制與應(yīng)用
4.7 LPM嵌入式鎖相環(huán)調(diào)用
4.8 IP核NCO使用方法
4.9 原理圖設(shè)計(jì)方法
4.10 流水線乘法器的混合輸入設(shè)計(jì)

第5章　VHCL狀態(tài)機(jī)
7.1 狀態(tài)機(jī)設(shè)計(jì)相關(guān)語句
7.2 Moore狀態(tài)機(jī)
7.3 Mealy狀態(tài)機(jī)
7.4 狀態(tài)編碼
7.5 非法狀態(tài)處理

第6章 16位CISC CPU設(shè)計(jì)
6.1 頂層系統(tǒng)設(shè)計(jì)
6.2 CPU基本部件設(shè)計(jì)
6.3 CPU的時(shí)序仿真與實(shí)現(xiàn)
6.4 應(yīng)用程序設(shè)計(jì)實(shí)例

第7章 VHDL語句
7.1 順序語句
7.2 并行語句
7.3 屬性描述與定義語句
7.4 直接數(shù)字合成器設(shè)計(jì)
7.5 等精度頻率/相位計(jì)設(shè)計(jì)

第8章 VHDL結(jié)構(gòu)
8.1 VHDL實(shí)體
8.2 VHDL結(jié)構(gòu)體
8.3 VHDL子程序
8.4 VHDL庫
8.5 VHDL程序包
8.6 VHDL配置
8.7 VHDL文字規(guī)則
8.8 VHDL數(shù)據(jù)類型
8.9 VHDL操作符
8.10 VGA彩條信號(hào)顯示控制器設(shè)計(jì)
8.11 VGA圖像顯示控制器設(shè)計(jì)

第9章 DSP Builder設(shè)計(jì)初步
9.1 MATLAB/DSP Builder及其設(shè)計(jì)流程
9.2 正弦信號(hào)發(fā)生器設(shè)計(jì)
9.3 DSP Builder層次化設(shè)計(jì)
9.4 基于DSP Builder 的DDS設(shè)計(jì)
9.5 數(shù)字編碼與譯碼器設(shè)計(jì)
9.6 硬件環(huán)HIL仿真設(shè)計(jì)
9.7 DSP Builder的狀態(tài)機(jī)設(shè)計(jì)

第10章 DSP Builder設(shè)計(jì)深入
10.1 FIR數(shù)字濾波器設(shè)計(jì)
10.2 VHDL模塊插入仿真與設(shè)計(jì)
10.3 正交幅度調(diào)制與解調(diào)模型設(shè)計(jì)
10.4 NCO IP核應(yīng)用
10.5 基于IP的數(shù)字編譯碼器設(shè)計(jì)

參考文獻(xiàn)