VHDL與可編程邏輯器件應(yīng)用

第1章 概述
1.1 可編程ASIC綜述
1.2 電子設(shè)計(jì)自動(dòng)化技術(shù)
1.3 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1.4 EDA技術(shù)的發(fā)展趨勢(shì)
第2章 常用數(shù)字電路設(shè)計(jì)方法
2.1 組合邏輯電路設(shè)計(jì)的一般方法
2.2 時(shí)序邏輯電路設(shè)計(jì)的一般方法
第3章 FPGA/CPLD結(jié)構(gòu)
3.1 可編程邏輯器件的基本結(jié)構(gòu)及分類
3.2 通用陣列邏輯(GAL)器件
3.3 復(fù)雜可編程邏輯器件(CPLD)
3.4 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)
第4章 VHDL基礎(chǔ)
4.1 VHDL概述
4.2 VHDL的基本結(jié)構(gòu)
4.3 VHDL的數(shù)據(jù)及文字規(guī)則
4.4 VHDL操作符(OPERATORS)
4.5 VHDL順序語(yǔ)句(Sequential Statements)
4.6 VHDL并行語(yǔ)句(Concurrent Statements)
4.7 有限狀態(tài)機(jī)的設(shè)計(jì)
第5章 開(kāi)發(fā)軟件應(yīng)用
5.1 MAX+plusⅡ簡(jiǎn)介
5.2 MAX+plusⅡ軟件安裝
5.3 MAX+plusⅡ應(yīng)用
5.4 ispLEVER簡(jiǎn)介
5.5 ispLEVER開(kāi)發(fā)工具的原理圖輸入
5.6 ispLEVER工具中用VHDL和VerilogHDL輸入的設(shè)計(jì)方法
第6章 Altera公司FPGA的配置
6.1 Altera公司的ByteBlasterMV并行下載電纜
6.2 使用ByteBlasterMV時(shí)的兩種配置模式
6.3 采用Altera公司配置芯片進(jìn)行配置
第7章 CPLD/FPGA設(shè)計(jì)實(shí)踐
7.1 常用數(shù)字電路模塊的描述
7.2 基本時(shí)序邏輯電路的VHDL描述
7.3 常用算法VHDL實(shí)現(xiàn)
7.4 數(shù)字濾波器的FPGA實(shí)現(xiàn)
7.5 A/D采樣控制器的設(shè)計(jì)
7.6 二進(jìn)制頻移鍵控(FSK)調(diào)整與解調(diào)的VHDL實(shí)現(xiàn)
7.7 正弦波信號(hào)發(fā)生器的設(shè)計(jì)
7.8 圖像序列累加器的FPGA設(shè)計(jì)
第8章 實(shí)驗(yàn)指導(dǎo)
……
附錄 SH-EDA實(shí)驗(yàn)系統(tǒng)簡(jiǎn)介
參考文獻(xiàn)