基于Verilog HDL的數(shù)字系統(tǒng)應(yīng)用設(shè)計

第1章 邏輯設(shè)計發(fā)展現(xiàn)狀開發(fā)流程
1.1 硬件描述語言HDL
1.2 可編程邏輯器件
1.3 基于Verilog的FPGA設(shè)計方法及流程
1.4 SOC與IP復(fù)用
第2章 常用FPGA開發(fā)工具的使用
2.1 仿真工具Modelsim
2.2 綜合工具Synplify Pro
2.3 集成開發(fā)環(huán)境QuartusII
第3章 RTL級建模
3.1 硬件意識
3.2 RTL級語法
3.3 常用電路的設(shè)計
3.4 有限狀態(tài)機的設(shè)計
3.5 FPGA結(jié)構(gòu)
3.6 時序分析基本概念
3.7 同步設(shè)計
3.8 約束
3.9 如何提高電路的工作頻率
3.10 多時鐘域處理
3.11 設(shè)計時序
3.12 RTL級設(shè)計的其他注意事項
第4章 Testbench
4.1 功能驗證
4.2 Testbench概述
4.3 行為級的Verilog語言
4.4 激勵和響應(yīng)
4.5 總線功能模型
4.6 Testbench的結(jié)構(gòu)
第5章 RS232通信程序的設(shè)計
5.1 RS232基礎(chǔ)
5.2 設(shè)計需求
5.3 模塊劃分
5.4 RTL級代碼
5.5 Testbench
5.6 仿真結(jié)果
第6章 數(shù)字信號處理的Verilog設(shè)計
6.1 數(shù)字信號處理FPGA實現(xiàn)簡介
6.2 數(shù)字信號處理基本模塊的實現(xiàn)
6.3 FIR濾波器的實現(xiàn)
6.4 數(shù)字信號處理程序的仿真驗證
附錄A 相關(guān)資源介紹
參考文獻