現(xiàn)代數(shù)字電路設(shè)計（高等學(xué)校教材）

緒論
第1章 數(shù)字邏輯基礎(chǔ)
　1.1 數(shù)制
　　1.1.1 十進(jìn)制
　　1.1.2 二進(jìn)制
　　1.1.3 二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的轉(zhuǎn)換
　　1.1.4 八進(jìn)制和十六進(jìn)制
　1.2 編碼
　　1.2.1 二一十進(jìn)制編碼
　　1.2.2 可靠性編碼
　1.3 邏輯代數(shù)
　　1.3.1 基本邏輯運(yùn)算
　　1.3.2 邏輯代數(shù)的公式和規(guī)則
　　1.3.3 邏輯函數(shù)和邏輯問題的描述
　　1.3.4 邏輯函數(shù)的代數(shù)化簡法
　　1.3.5 邏輯函數(shù)的卡諾圖化簡法
　本章小結(jié)
　習(xí)題
第2章 集成邏輯門
　2.1 TTL邏輯門
　　2.1.1 晶體管的開關(guān)特性及簡單的非、與非、或非結(jié)構(gòu)
　　2.1.2 典型的TTL與非門
　　2.1.3 TTL與非門的技術(shù)參數(shù)
　　2.1.4 TTL其他門
　2.2 CMOS邏輯門
　　2.2.1 CMOS反相器
　　2.2.2 CMOS邏輯門
　　2.2.3 CMOS邏輯門的性能指標(biāo)
　2.3 集成邏輯門的使用知識
　2.3 CMOS門的正確使用
　　2.3.2 使用集成邏輯門的幾個問題
　本章小結(jié)
　習(xí)題
第3章 組合電路設(shè)計原理
　3.1 組合電路分析
　3.2 組合電路設(shè)計
　3.3 組合電路的冒險現(xiàn)象
　3.4 硬件描述語言（VHDL）簡介
　　3.4.1 VHDL程序結(jié)構(gòu)
　　3.4.2 實(shí)體說明
　　3.4.3 結(jié)構(gòu)體
　　3.4.4 子程序
　　3.4.5 庫、程序包
　本章小結(jié)
　習(xí)題
第4章 組合電路設(shè)計練習(xí)
　4.1 邏輯電路設(shè)計的幾個問題
　　4.1.1 設(shè)計文件規(guī)范
　　4.1.2 信號有效電子和表示方法
　　4.1.3 電路時延
　4.2 常用組合電路功能模塊
　　4.2.1 譯碼器
　　4.2.2 編碼器
　　4.2.3 數(shù)據(jù)選擇器
　　4.2.4 奇偶產(chǎn)生器／校驗(yàn)器
　　4.2.5 數(shù)值比較器
　　4.2.6 加法器和ALU
　4.3 組合PLD
　　4.3.1 SPLD的基本結(jié)構(gòu)和表示方法
　　4.3.2 傳統(tǒng)組合SPLD
　　4.3.3 用組合SPLD進(jìn)行電路設(shè)計
　本章小結(jié)
　習(xí)題
第5章 組合電路設(shè)計實(shí)例
　5.1 用MSI器件進(jìn)行組合電路設(shè)計
　5.2 用VHDL進(jìn)行組合電路設(shè)計
　本章小結(jié)
　習(xí)題
第6章 時序電路設(shè)計原理
　6.1 觸發(fā)器
　　6.1.1 基本RS觸發(fā)器
　　6.1.2 時鐘觸發(fā)器
　　6.1.3 主從觸發(fā)器
　　6.1.4 邊沿觸發(fā)器
　　6.1.5 集成觸發(fā)器使用中的幾個問題
　6.2 VHDL時序電路設(shè)計特性
　　6.2.1 時鐘信號的VHDL描述方法
　　6.2.2 復(fù)位信號的VHDL描述方法
　　6.2.3 觸發(fā)器的VHDL設(shè)計
　6.3 時序電路分析
　　6.3.1 時序電路概述
　　6.3.2 同步時序電路分析
　　6.3.3 異步時序電路分析
　6.4 同步時序電路設(shè)計
　 6.4.1 同步時序電路設(shè)計方法
　　6.4.2 同步時序電路設(shè)計舉例
　本章小結(jié)
　習(xí)題
第7章 時序電路設(shè)計練習(xí)
　7.1 常用時序電路功能模塊
　　7.1.1 計數(shù)器
　　7.1.2 寄存器和移位寄存器
　7.2 序列信號發(fā)生器
　　7.2.1 移存型序列信號發(fā)生器
　　7.2.2 計數(shù)型序列信號發(fā)生器
　7.3 時序PLD
　　7.3.1 傳統(tǒng)時序SPLD
　　7.3.2 用時序SPLD進(jìn)行電路設(shè)計
　本章小結(jié)
　習(xí)題
第8章 時序電路設(shè)計實(shí)例
　8.1 用MSI器件進(jìn)行時序電路設(shè)計
　8.2 用vHDL進(jìn)行時序電路設(shè)計
　本章小結(jié)
　習(xí)題
第9章 存儲器、CPLD和FPGA
　9.1 只讀存儲器（ROM）
　　9.1.1 存儲器的主要指標(biāo)
　　9.1.2 固定ROM
　　9.1.3 可編程ROM（PROM）
　　9.1.4 可擦除可編程ROM（EPROM）
　　9.1.5 電可擦除可編程ROM（E2PROM）
　　9.1.6 快閃只讀存儲器（U盤）
　　9.1.7 ROM的應(yīng)用
　9.2 隨機(jī)存取存儲器（RAM）
　　9.2.1 RAM的結(jié)構(gòu)
　　9.2.2 RAM的存儲單元
　　9.2.3 RAM的應(yīng)用
　9.3 雙端口隨機(jī)存儲器（DPRAM）
　9.4 復(fù)雜可編程邏輯器件（CPLD）
　　9.4.1 CPLD產(chǎn)品概述
　　9.4.2 IspLSI 1032器件
　　9.4.3 XC9500 CPLD
　　9.4.4 IsoLSI 1032應(yīng)用舉例
　9.5 現(xiàn)場可編程門陣列（FPGA）
　　9.5.1 FLEXl0K系列器件電路結(jié)構(gòu)
　　9.5.2 FLEXl0K系列器件內(nèi)部各部分作用
　　9.5.3 數(shù)據(jù)配置與下載
　本章小結(jié)
　習(xí)題
第10章 數(shù)模與模數(shù)轉(zhuǎn)換器及脈沖單元電路
　10.1 數(shù)模與模數(shù)轉(zhuǎn)換器概迷
　10.2 數(shù)模轉(zhuǎn)換器（DAC）
　　10.2.1 權(quán)電阻網(wǎng)絡(luò)DAC
　　10.2.2 倒T形電阻網(wǎng)絡(luò)DAC
　　10.2.3 DAC的主要技術(shù)指標(biāo)
　　10.2.4 集成DAC及其應(yīng)用
　10.3 模數(shù)轉(zhuǎn)換器（ADC）
　　10.3.1 模數(shù)轉(zhuǎn)換基本原理
　　10.3.2 并行比較型ADC
　　10.3.3 逐次逼近型ADC
　　10.3.4 雙積分型ADC
　　10.3.5 ADC的主要技術(shù)指標(biāo)
　　10.3.6 集成ADC及其應(yīng)用
　10.4 脈沖單元電路
　　10.4.1 概述
　　10.4.2 施密特觸發(fā)器
　　10.4.3 單穩(wěn)態(tài)觸發(fā)器
　　10.4.4 多諧振蕩器
　　10.4.5 555定時器及其應(yīng)用
　本章小結(jié)
　習(xí)題
附錄一 常用邏輯單元圖形符號對照表
附錄二 本書中的文字符號和圖形符號及其說明
附錄三 漢英名詞、縮寫詞對照表
參考文獻(xiàn)