專用集成電路設計與電子設計自動化

第1章  可編程邏輯器件
  1.1  引言
  1.2  PLD分類
  1.2.1  按集成度分類
  1.2.2  按編程工藝分類
  1.2.3  按與或陣列可編程性分類
  1.3  PLD的基本結構
  1.3.1  低密度PLD的基本結構
  1.3.2  高密度PLD的基本結構
  1.4  PLD的早期產(chǎn)品
  1.4.1  PAL器件
  1.4.2  PAL器件輸出與反饋結構
  1.4.3  GAL器件
  1.4.4  普通型GAL器件
  1.5  PLD的發(fā)展趨勢
  習題
第2章  復雜可編程邏輯器件
  2.1  MAX系列
  2.1.I  MAX7000系列
  2.1.2  其他MAX系列
  2.2  ACEXIK系列
  2.2.1  器件性能
  2.2.2  結構原理
  2.3  Cyclone系列
  2.4  Stratix系列
  2.4.1  器件性能
  2.4.2  結構原理
  2.4.3  邏輯陣列塊
  2.4.4  存儲器塊
  2.4.5  數(shù)字信號處理塊
  習題
第3章  現(xiàn)場可編程門陣列
  3.1  FPGA概述
  3.2  XC4000系列
  3.2.1  器件性能
  3.2.2  結構原理
  3.3  Spartan系列
  3.3.1  器件性能
  3.3.2  結構原理
  3.3.3  分布式RAM
  3.3.4  配置
  3.4  Virtex系列
  3.4.1  器件性能
  3.4.2  結構原理
  習題
第4章  專用集成電路
  4.1  引言
  4.2  ASIC分類
  4.3  ASIC設計流程
  4.4  ASIC設計實現(xiàn)
  4.4.1  全定制設計實現(xiàn)
  4.4.2  半定制設計實現(xiàn)
  4.5  ASIC故障分析與測試
  4.5.1  ASIC測試概述
  4.5.2  ASIC故障分析
  4.5.3  ASIC的可測性設計
  4.5.4  邊界掃描測試
  習題
第5章  AIteraCPLD開發(fā)工具
  5.1  MAX+plusII操作指南
  5.1.1  MAX+plusⅡ的安裝
  5.1.2  設計輸入
  5.1.3  設計處理
  5.1.4  設計檢驗
  5.1.5  器件編程
  5.2  QuartusⅡ3.0
  5.2.1  QuartusH 3.0的安裝
  5.2.2  設計輸入
  5.2.3  設計處理
  5.2.4  設計仿真
  5.2.5  器件編程
  5.2.6  模塊編輯器的使用
  5.2.7  LPM宏單元庫的使用
  習題
第6章  Xilinx  FPGA開發(fā)工具
  6.1  1SE系統(tǒng)簡介
  6.2  1SE的設計輸入
  6.2.1  工程管理器
  6.2.2  設計輸入
  6.3  1SE的功能仿真
  6.3.1  測試激勵的生成
  6.3.2  啟動ModelSim
  6.3.3  ModelSim的仿真
  6.4  1SE的設計綜合
  6.4.1  XST綜合屬性
  6.4.2  XST綜合流程
  6.5  1SE的設計約束
  6.5.1  約束編輯器
  6.5.2  引腳與區(qū)域約束編輯器
  6.6  1SE的設計實現(xiàn)
  6.6.1  翻譯
  6.6.2  映射
  6.6.3  布局布線
  6.6.4.器件配置
  6.6.5  功耗分析
  習題
第7章  硬件描述語言VItDL
  7.1  VHDL語言要素
  7.1.1  標識符
  7.1.2  數(shù)據(jù)對象
  7.1.3  數(shù)據(jù)類型
  7.1.4  屬性
  7.2  VHDL運算符
  7.3  VHDL模型構成
  7.3.1  VHDL模型構成
  ?。3.2  實體說明
  7.3.3  結構體
  7.3.4  配置
  7.3.5  子程序
  7.3.6  程序包和庫
  7.4  并行語句
  7.4.1  進程語句
  7.4.2  信號賦值語句
  7.4.3  塊語句
  7.4.4  元件例化語句
  7.4.5  生成語句
  7.5  順序語句
  7.5.1  變量賦值語句
  7.5.2  if語句
  7.5.3  case語句
  7。5.4  loop語句
  7.5.5  next語句
  7.5.6  exit語句
  7.5.7  return語句
  7.5.8  null語句
  7.5.9  wait語句
  7.6  常用數(shù)字電路的VHDL描述
  7.6.1  常用組合邏輯電路
  7.6.2  常用時序邏輯電路
  7.6.3  有限狀態(tài)機
  7.6.4  存儲器
  習題
第8章  硬件描述語言VerilogHDL
  8.1  Verilog HDL引言
  8.2  Verilog HDL程序結構
  8.3  Verilog HDL數(shù)據(jù)類型
  8.3.1  常量
  8.3.2  變量
  8.4  運算符
  8.4.1  算術運算符
  8.4.2  關系運算符
  8.4.3  等式運算符
  8.4.4  邏輯運算符
  8.4.5  位運算符
  8.4.6  縮減運算符
  8.4.7  移位運算符
  8.4.8  條件運算符
  8.4.9  位拼接運算符
  8.4.10  優(yōu)先級別
  8.5  賦值語句
  8.5.1  連續(xù)賦值語句
  8.5.2  過程賦值語句
  8.6  條件語句
  8.6.1  if-else語句
  8.6.2  case語句
  8.7  循環(huán)語句
  8.7.1  for語句
  8.7.2  while語句
  8.8  結構說明語句
  8.8.1  initial語句
  8.8.2  always塊語句
  8.8.3  task語句
  8.8.4  function語句
  8.9  語句的順序執(zhí)行與并行執(zhí)行
  8.10  不同抽象級別的Verilog模型
  8.11  常用數(shù)字電路的Verilog HDL描述
  8.11.1  常用組合邏輯電路
  8.11.2  常用時序邏輯電路
  8.11.3  存儲器
  8.11.4  有限狀態(tài)機
  習題
第9章  數(shù)字系統(tǒng)設計
  9.1  概述
  9.2  EDA技術
  9.2.1  EDA技術發(fā)展
  9.2.2  EDA系統(tǒng)構成
  9.2.3  EDA技術特點
  9.3  SoC技術
  9.3.1  SoC的硬件結構
  9.3.2  SoC的軟件特征
  9.3.3  SoC的層次結構設計
  9.3.4  SoC的軟硬件協(xié)同設計
  9.3.5  SoC的仿真和測試
  9.4  1P核重用技術
  9.4.1  Atlera公司的IP核及其使用
  9.4.2  Xilinx公司的IP核及其使用
  9.4.3  具有自主知識產(chǎn)權IP核的開發(fā)
  9.5  嵌入式NiosCPU設計流程
  9.5.1  NiosCPU簡介
  9.5.2  NiosCPU硬件開發(fā)流程
  9.5.3  NiosCPU系統(tǒng)模塊的創(chuàng)建
  9.5.4  NiosCPU的配置與調試
  9.6  網(wǎng)上相關技術資源
  習題
第10章  數(shù)字系統(tǒng)設計舉例
  10.1  RC6算法的硬件設計
  10.1.1  RC6算法基本原理
  10.1.2  RC6算法硬件設計
  10.1.3  RC6算法的綜合與仿真
  10.2  信號發(fā)生器設計
  10.2.1  信號發(fā)生器設計要求
  10.2.2  信號發(fā)生器設計實現(xiàn)
  10.2.3  信號發(fā)生器的仿真
  10.3  ADC采樣控制電路設計
  10.3.1  ADC采樣控制電路設計要求
  10.3.2  ADC采樣控制電路設計實現(xiàn)
  10.3.3  ADC采樣控制電路的仿真
  10.4  電梯控制系統(tǒng)設計
  10.4.1  電梯控制系統(tǒng)設計要求
  10.4.2  電梯控制系統(tǒng)設計實現(xiàn)
  10.4.3  電梯控制系統(tǒng)仿真
  10.5  VGA圖像顯示控制電路設計
  10.5.1  VGA圖像顯示控制電路設計原理
  10.5.2  VGA圖像顯示控制電路設計實現(xiàn)
  習題
參考文獻