數(shù)字集成電路：電路、系統(tǒng)與設(shè)計

第一部分基本單元
第1章引論
1.1歷史回顧
1.2數(shù)字集成電路設(shè)計中的問題
1.3數(shù)字設(shè)計的質(zhì)量評價
1.4小結(jié)
1.5進一步探討
第2章制造工藝
2.1引言
2.2CMOS集成電路的制造
2.3設(shè)計規(guī)則——設(shè)計者和工藝工程師之間的橋梁
2.4集成電路封裝
2.5綜述：工藝技術(shù)的發(fā)展趨勢
2.6小結(jié)
2.7進一步探討
設(shè)計方法插入說明AIC版圖
第3章器件
3.1引言
3.2二極管
3.3MOS FET 晶體管
3.4關(guān)于工藝偏差
3.5綜述：工藝尺寸縮小
3.6小結(jié)
3.7進一步探討
設(shè)計方法插入說明B——電路模擬
第4章導線
4.1引言
4.2簡介
4.3互連參數(shù)——電容. 電阻和電感
4.4導線模型
4.5導線的SPICE模型
4.6小結(jié)
4.7進一步探討
第二部分電路設(shè)計
第5章CMOS反相器
5.1引言
5.2靜態(tài)CMOS反相器——直觀綜述
5.3CMOS反相器穩(wěn)定性的評估——靜態(tài)特性
5.4CMOS反相器的性能——動態(tài)特性
5.5功耗. 能量和能量延時
5.6綜述：工藝尺寸縮小及其對反相器衡量指標的影響
5.7小結(jié)
5.8進一步探討
第6章CMOS組合邏輯門的設(shè)計
6.1引言
6.2靜態(tài)CMOS設(shè)計
6.3動態(tài)CMOS設(shè)計
6.4設(shè)計綜述
6.5小結(jié)
6.6進一步探討
設(shè)計方法插入說明C——如何模擬復雜的邏輯電路
設(shè)計方法插入說明D——復合門的版圖技術(shù)
第7章時序邏輯電路設(shè)計
7.1引言
7.2靜態(tài)鎖存器和寄存器
7.3動態(tài)鎖存器和寄存器
7.4其他寄存器類型
7.5流水線：優(yōu)化時序電路的一種方法
7.6非雙穩(wěn)時序電路
7.7綜述：時鐘策略的選擇
7.8小結(jié)
7.9進一步探討
第三部分系統(tǒng)設(shè)計
第8章數(shù)字tC的實現(xiàn)策略
8.1引言
8.2從定制到半定制以及結(jié)構(gòu)化陣列的設(shè)計方法
8.3定制電路設(shè)計
8.4以單元為基礎(chǔ)的設(shè)計方法
8.5以陣列為基礎(chǔ)的實現(xiàn)方法
8.6綜述：未來的實現(xiàn)平臺
8.7小結(jié)
8.8進一步探討
設(shè)計方法插入說明E——邏輯單元和時序單元的特性描述
設(shè)計方法插入說明F——設(shè)計綜合
第9章互連問題
9.1引言
9.2電容寄生效應(yīng)
9.3電阻寄生效應(yīng)
9.4電感寄生效應(yīng)
9.5高級互連技術(shù)
9.6綜述：片上網(wǎng)絡(luò)
9.7小結(jié)
9.8進一步探討
第10章數(shù)字電路中的時序問題
10.1引言
10.2數(shù)字系統(tǒng)的時序分類
10.3同步設(shè)計—一個深人的考察
10.4自定時電路設(shè)計
10.5同步器和判斷器
10.6采用鎖相環(huán)進行時鐘綜合和同步
10.7綜述：未來方向和展望
10.8小結(jié)
10.9進一步探討
設(shè)計方法插入說明G——設(shè)計驗證
第11章設(shè)計運算功能塊
11.1引言
11.2數(shù)字處理器結(jié)構(gòu)中的數(shù)據(jù)通路
11.3加法器
11.4乘法器
11.5移位器
11.6其他運算器
11.7數(shù)據(jù)通路結(jié)構(gòu)中對功耗和速度的綜合考慮
11.8綜述：設(shè)計中的綜合考慮
11.9小結(jié)
11.10進一步探討
第12章存儲器和陣列結(jié)構(gòu)設(shè)計
12.1引言
12.2存儲器內(nèi)核
12.3存儲器外圍電路
12.4存儲器的可靠性及成品率
12.5存儲器中的功耗
12.6存儲器設(shè)計的實例研究
12.7綜述：半導體存儲器的發(fā)展趨勢與進展
12.8小結(jié)
12.9進一步探討
設(shè)計方法插入說明H——制造電路的驗證和測試
思考題答案