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內(nèi)容簡介

　　通過本書，您可以： · 迅速開始編寫可綜合的Verilog模型。 · 獲悉哪些語言結構可用于綜合，這些結構如何映射成硬件，以得到所期望的邏輯電路。 · 學習如何避免功能的不匹配。 · 立即開始使用許多常用的硬件元件模型，或針對應用稍作修改后為己所用。關于本書的評價： “該書易于閱讀，并提供了大量可綜合的Verilog模型范例，為學生和從事邏輯設計的工程師快速掌握Verilog HDL綜合方面的知識提供了捷徑。” ——Vassilios Gerousis，摩托羅拉公司高級工程師 “該書是講授基于Verilog的綜合技術的理想教材，它不僅向讀者演示了各種Verilog結構所得出的硬件，還展示了如何剪裁Verilog程序以獲得所期望的硬件?！?——Jim Vellenga，Viewlogic Systems公司 “該書揭示了仿真和綜合時必然會出現(xiàn)差別的各種情形，精心挑選的案例使得初學者和有經(jīng)驗的設計者都能意識到這些在調(diào)試時難以發(fā)現(xiàn)但卻極為普遍的陷阱?！?——Carlos Roman，貝爾實驗室 “這是一本極好的指南書，清晰。簡潔地闡明了如何設計可綜合的RTL模型。” ——Douglas J．Smith， ;HDL Chip Design ;的作者 “該書采用示例引導的方式來組織，對Verilog初學者頗有價值。” ——Egbert Molenkamp，University of Twente（荷蘭）

作者簡介

　　J.Bhasker是IEEE PAR 1364.1 Verilog Synthesis InteroperabilityWorking Group（Verilog SIWG）的主席，該組織致力于建立用于RTL綜合的Verilog標準化子集。他是貝爾實驗室所開發(fā)的ArchSyn綜合系統(tǒng)的主要設計者之一。他曾為AT&T和Lucent的許多設計師講授Verilog HDI語言和Verilog HDL綜合課程。他還著有另外一本暢銷書“A Verilog HDL Primer”。

圖書目錄

譯者序
原書序
前言
第1章  基礎知識
  1.1  什么是綜合?
  1.2  設計流程中的綜合
  1.3  邏輯值體系
  1.4  位寬
  1.5  值保持器的硬件建模
第2章  從Verilog結構到邏輯門
  2.1  持續(xù)賦值語句
  2.2  過程賦值語句
  2.3  邏輯算符
  2.4  算術算符
  2.5  關系算符
  2.6  相等性算符
  2.7  移位算符
  2.8  向量運算
  2.9  部分先取
  2.10  位選取
  2.11  條件表達式
  2.12  always語句
  2.13  if語句
  2.14  case語句
  2.15  現(xiàn)談鎖存器推導
  2.16  循環(huán)語句
  2.17  觸發(fā)器的建模
  2.18  再談阻塞式和非阻塞式賦值
  2.19  函數(shù)
  2.20  任務
  2.21  使用x值和z值
  2.22  門級建模
  2.23  模塊實例化語句
  2.24  參數(shù)化的設計
第3章  建模示例
  3.1  組合邏輯的建模
  3.2  時序邏輯的建模
  3.3  存儲器的建模
  3.4  編寫布爾等式
  3.5  有限狀態(tài)機的建模
  3.6  通用移位寄存器的建模
  3.7  ALU的建模
  3.8  計數(shù)器的建模
  3.9  參數(shù)化加法器的建模
  3.10  參數(shù)化的比較器的建模
  3.11  譯碼器的建模
  3.12  多路選擇器的建模
  3.13  參數(shù)化的奇偶校驗生成器的建模
  3.14  三態(tài)門的建模
  3.15  數(shù)據(jù)流檢測模型
  3.16  階乘模型
  3.17  UART模型
  3.18  紙牌21點模型
第4章  模型的優(yōu)化
  4.1  資源分配
  4.2  公共子表達式
  4.3  代碼移位
  4.4  公因子提取
  4.5  交換律和給合律
  4.6  其他優(yōu)化手段
  4.7  觸發(fā)器和鎖存器的優(yōu)化
  4.8  設計規(guī)模
  4.9  使用括號
第5章  驗證
  5.1  測試平臺
  5.2  賦值語句中的延遲
  5.3  懸空的端口
  5.4  遺失的鎖存器
  5.5  再談延遲
  5.6  事件表
  5.7  綜合指令
  5.8  變量的異步預置位
  5.9  阻塞式和非阻塞式賦值
附錄A  可綜合的語言結構
附錄B  通用庫
參考文獻