VHDL語言設(shè)計技術(shù)

 第1章  集成電路設(shè)計概述
  1.1  集成電路技術(shù)發(fā)展的現(xiàn)狀與預(yù)測
  1.2  集成電路設(shè)計方法學(xué)的誕生與發(fā)展
  1.3  集成電路設(shè)計方法的分類
  1.4  集成電路設(shè)計流程
  1.5  數(shù)字集成系統(tǒng)的設(shè)計與實現(xiàn)
 第2章  VHDL語言設(shè)計基礎(chǔ)
  2.1  VHDL語言的由來與特點
  2.2  VHDL語言的基礎(chǔ)知識
  2.2.1  對象(OBJECT)
  2.2.2  數(shù)據(jù)類型
  2.2.3  類型轉(zhuǎn)換
  2.2.4  運算操作符
  2.2.5  VHDL語言的文字規(guī)則
  2.3  VHDL語言的程序結(jié)構(gòu)
  2.4  VHDL語言的實體語句
  2.5  VHDL語言構(gòu)造體語句
  2.6  VHDL語言構(gòu)造體常用的幾種描述方法
  2.7  VHDL語言的邏輯綜合與優(yōu)化
  2.8  全加器的仿真
  2.9  VHDL語言設(shè)計環(huán)境
 第3章  構(gòu)造體邏輯(數(shù)據(jù)流)描述
  3.1  并行信號賦值語句
  3.2  信號驅(qū)動源
  3.3  VHDL語言的延遲分類
  3.4  并行信號賦值語句的特殊形式
 第4章  構(gòu)造體的行為描述
  4.1  進程語句(PROCESS)
  4.1.1  等待語句(WAIT)
  4.1.2  順序信號賦值語句
  4.1.3  構(gòu)造體多進程程序結(jié)構(gòu)
  4.1.4  構(gòu)造體的多進程描述
  4.2  順序控制語句
  4.2.1  IF條件語句
  4.2.2  CASE分支語句
  4.2.3  LOOP循環(huán)語句與NEXT退出語句
  4.2.4  FOR循環(huán)語句
  4.2.5  WHILE循環(huán)語句
  4.2.6  NEXT跳出循環(huán)語句
  4.3  過程語句(PROCEDURE)
  4.3.1  過程說明
  4.3.2  過程體
  4.3.3  過程調(diào)用
  4.3.4  過程的復(fù)用(重載)
  4.4 REPORT與NULL語句
 第5章  構(gòu)造體的結(jié)構(gòu)描述
  5.1  元件(COMPONENT)與例元(1NSTANCE)
  5.1.1  元件說明語句
  5.1.2  例元語句(1NSTANCE)
  5.1.3  結(jié)構(gòu)描述中的信號
  5.2  規(guī)則結(jié)構(gòu)
  5.2.1  生成語句(GENERATE)
  5.2.2  FOR生成方式
  5.2.3  IF生成方式
  5.3  參數(shù)傳遞語句(GENERIC)
  5.3.1  GENERIC實體
  5.3.2  GENERIC元件與例元
  5.4  構(gòu)造體結(jié)構(gòu)描述的程序結(jié)構(gòu)
  5.5  結(jié)構(gòu)描述的設(shè)計舉例
 第6章  VHDL語言設(shè)計共享
  6.1  塊語句(BLOCK)
  6.2  斷言語句
  6.2.1  順序斷言語句
  6.2.2  并行斷言語句
  6.3  子程序
  6.4  函數(shù)(FUNCTION)
  6.4.1  函數(shù)說明
  6.4.2  函數(shù)體
  6.4.3  RETURN返回語句
  6.4.4  類型轉(zhuǎn)換函數(shù)
  6.4.5  數(shù)學(xué)運算函數(shù)
  6.4.6  決斷函數(shù)
  6.4.7  函數(shù)的調(diào)用
  6.5  程序的復(fù)用(重載)設(shè)計
  6.5.1  復(fù)用(重載)函數(shù)
  6.5.2  運算符的復(fù)用(重載)
  6.6  庫
  6.6.1  庫的分類
  6.6.2  庫語句(LIBRARY)
  6.6.3  USE語句
  6.7  程序包(PACKAGE)
  6.7.1  程序包說明
  6.7.2  程序包體(BODY)
  6.7.3  標準庫的程序包
  6.7.4  程序包集合舉例
  6.8  元件配置(CONFIGURATION)
  6.8.1  體內(nèi)配置
  6.8.2  體外配置
  6.8.3  默認配置
  6.9  塊配置
  6.10  VHDL語言的混合描述
 第7章  VHDL語言屬性描述
  7.1  數(shù)值類屬性
  7.1.1  常用數(shù)據(jù)的數(shù)值屬性
  7.1.2  數(shù)組的數(shù)值屬性
  7.2  函數(shù)類屬性
  7.2.1  數(shù)據(jù)類型屬性函數(shù)
  7.2.2  數(shù)組屬性函數(shù)
  7.2.3  信號屬性函數(shù)
  7.3  信號類屬性
  7.4  數(shù)據(jù)類型類屬性
  7.5  數(shù)組區(qū)間類屬性
  7.6  用戶自定義屬性(ATTRIBUTE)
 第8章  有限狀態(tài)機設(shè)計
  8.1  有限狀態(tài)機的分類
  8.2  有限狀態(tài)機的描述方法
  8.3  有限狀態(tài)機的設(shè)計舉例
 第9章  VHDL語言設(shè)計驗證
  9.1  時序仿真輸入激勵信號的描述
  9.1.1  用時間表達式描述
  9.1.2  用讀文件(TEXTIO)描述
  9.2 VHDL語言的設(shè)計驗證
  9.2.1  簡單驗證
  9.2.2  自動驗證
 第10章  VHDL語言編程技巧
  10.1  各種描述方法的選擇
  10.2  庫與資源利用
  10.3  元件配置
  10.4  算法優(yōu)化
  10.5  時序仿真和硬件驗證
  10.6  特殊信號的描述方法
  10.6.1  脈沖信號發(fā)生器描述
  10.6.2  時鐘邊沿的描述
  10.6.3  異步復(fù)位置位觸發(fā)器描述
  10.6.4  同步復(fù)位置位觸發(fā)器描述
  10.6.5  異步復(fù)位同步置位D觸發(fā)器描述
  10.6.6  主從D觸發(fā)器的描述
  10.7  特殊實體的描述技巧
  10.7.1  編碼電路的描述
  10.7.2  時序與組合電路混合系統(tǒng)的描述方法
  10.7.3  跳變觸發(fā)的時序配合
  10.7.4  電平觸發(fā)提高抗干擾能力
  10.7.5  用空操作節(jié)約硬件資源
 第11章  通用集成電路設(shè)計
  11.1  邏輯門電路實用設(shè)計
  11.1.1  74LS04六反相器
  11.1.2  74LS08四2輸入與門
  11.1.3  74LS105三3輸入與非門
  11.1.4  74LS32四2輸入或門
  11.1.5  74LS86四2輸入異或門
  11.2  觸發(fā)器.鎖存器實用電路設(shè)計
  11.2.1  74LS74雙D型正跳變觸發(fā)器
  11.2.2  74LS103XY.J-K型負跳變觸發(fā)器
  11.2.3  74LS373 8位數(shù)據(jù)鎖存器
  11.3  編碼器.譯碼器實用電路設(shè)計
  11.3.1  74LS49 BCD七段編碼器
  11.3.2  74LS138 3-8線譯碼器
  11.3.3  74LS145 BCD-十進制譯碼器
  11.3.4  74LSl57四2-1線數(shù)據(jù)多路開關(guān)
  11.4  數(shù)據(jù)緩沖器
  11.4.1  74LS244 8位單向數(shù)據(jù)緩沖器
  11.4.2  74LS245 8位總線雙向緩沖器
  11.5  移位寄存器
  11.5.1  74LS166 8位移位寄存器
  11.5.2  74LSl94 4位雙向移位寄存器
  11.6  計數(shù)器實用電路設(shè)計
  11.6.1  74LS393雙4位二進制計數(shù)器
  11.6.2  74LS92十二進制計數(shù)器
 第12章  VHDL語言綜合設(shè)計舉例
  12.1  8255可編程I／O接口芯片設(shè)計
  12.1.1  8255的技術(shù)指標與引腳功能
  12.1.2  8255接口芯片的內(nèi)部結(jié)構(gòu)
  12.1.3  8255的工作方式編程
  12.1.4  8255 I／O芯片的程序設(shè)計
  12.1.5  8255接口芯片設(shè)計的VHDL語言描述
  12.2 4位微處理器的設(shè)計
  12.2.1  AM2901微處理器的內(nèi)部結(jié)構(gòu)
  12.2.2  AM2901微處理器的微指令系統(tǒng)
  12.2.3  AM2901 4位微處理器頂層實體設(shè)計
  12.2.4  AM2901 4位微處理器頂層元件包設(shè)計
  12.2.5  AM2901微處理器的元件設(shè)計
  12.2.6  創(chuàng)建基本元件庫
  12.3  STD總線容錯工業(yè)控制計算機組合邏輯設(shè)計
  12.3.1  STD總線多模容錯工業(yè)控制計算機簡介
  12.3.2  邏輯電路的VHDL語言設(shè)計
  12.3.3  CPLD芯片的VHDL開發(fā)設(shè)計
 第13章  VHDL語言93版對規(guī)范的修訂
  13.1  VHDL語言93版對規(guī)范的修訂
  13.1.1  文件是VHDL語言新的對象
  13.1.2  在端口映射中使用常量表達式
  13.1.3  定義共享變量
  13.1.4  定義GROUP
  13.1.5  定義新的屬性FOREIGN
  13.1.6  語句描述上的區(qū)別
  13.1.7  擴展標注的標號
  13.1.8  純函數(shù)和非純函數(shù)
  13.1.9  標識(Signature)
  13.1.10  文件操作的定義
  13.1.11  擴大屬性的使用范圍
  13.1.12  增加邏輯操作符
  13.1.13  REPORT語句(報告語句)
  13.1.14  信號延時可指定脈沖寬度限制
  13.1.15  可對信號賦無效值
  13.1.16  延遲過程
  13.1.17  增加參數(shù)傳遞語句(GENERIC)
  13.1.18  生成語句可包含端口說明
  13.1.19  擴展字符集
  13.1.20  定義擴展標識符
  13.1.21  位串
  13.1.22  增加預(yù)定義屬性
  13.1.23  擴充標準包集合(STANDARD)
  13.2  87版93版的移植問題
 附錄A  IEEE庫標準邏輯程序包