數(shù)字電路設(shè)計完全手冊

第1章  數(shù)制與邏輯代數(shù)
  1.1  數(shù)制系統(tǒng)
  1.1.1  十進(jìn)制
  1.1.2  二進(jìn)制
  1.1.3  八進(jìn)制和十六進(jìn)制
  1.2  不同數(shù)制間的轉(zhuǎn)換
  1.2.1  十進(jìn)制到非十進(jìn)制的轉(zhuǎn)換
  1.2.2  非十進(jìn)制到十進(jìn)制的轉(zhuǎn)換
  1.2.3  二進(jìn)制、八進(jìn)制和十六進(jìn)制之間的轉(zhuǎn)換
  1.3  二進(jìn)制編碼
  1.3.1  二一十進(jìn)制編碼
  1.3.2  格雷碼
  1.4  算術(shù)運算
  1.5  數(shù)的表示
  1.5.1  原碼
  1.5.2  反碼
  1.5.3  補碼
第2章  布爾開關(guān)代數(shù)和邏輯原理
  2.1  基本邏輯運算
  2.2  邏輯代數(shù)的基本定理及規(guī)則
  2.2.1  邏輯函數(shù)表示
  2.2.2  邏輯代數(shù)的基本公理
  2.2.3  邏輯代數(shù)的基本定律
  2.2.4  邏輯代數(shù)的基本規(guī)則
  2.2.5  邏輯運算中的常用公式
  2.3  邏輯函數(shù)表達(dá)式的形式
  2.3.1  邏輯函數(shù)表達(dá)式的一般形式
  2.3.2  標(biāo)準(zhǔn)積之和式(最小項之和式)
  2.3.3  標(biāo)準(zhǔn)和之積式(最大項之積式)
  2.3.4  不完全確定電路的SOP和POS式表達(dá)
  2.4  邏輯函數(shù)的代數(shù)化簡法
  2.4.1  常用的化簡方法
  2.4.2  或與式的化簡
  2.5  邏輯函數(shù)的卡諾圖化簡
  2.5.1  卡諾圖的構(gòu)成
  2.5.2  二變量和三變量卡諾圖
  2.5.3  四變量和四變量以上的卡諾圖
  2.5.4  邏輯函數(shù)與卡諾圖的關(guān)系
  2.5.5  卡諾圖的特性
  2.5.6  用卡諾圖求邏輯函數(shù)最簡“與或”式
  2.5.7  包含無關(guān)項的函數(shù)化簡
  2.6  邏輯函數(shù)簡化中的實際問題
  2.6.1  多輸出端電路
  2.6.2  只有原變量輸入的邏輯電路的簡化
第3章  組合邏輯電路的分析與設(shè)計
  3.1  邏輯電路設(shè)計標(biāo)準(zhǔn)
  3.2  組合邏輯電路的基本概念
  3.2.1  正負(fù)邏輯概念
  3.2.2  完備集概念
  3.3  組合電路的分析
  3.3.1  組合電路的分析步驟
  3.3.2  組合電路分析舉例
  3.4  組合邏輯的設(shè)計方法
  3.5  多輸出函數(shù)組合電路的設(shè)計
  3.6  常用集成組合電路
  3.6.1  編碼器及其應(yīng)用
  3.6.2  譯碼器及其應(yīng)用
  3.6.3  數(shù)據(jù)選擇器和數(shù)據(jù)分配器
  3.6.4  數(shù)值比較器
  3.6.5  奇偶檢驗產(chǎn)生器
  3.6.6  算術(shù)電路
  3.7  組合邏輯電路中的競爭冒險
  3.7.1  產(chǎn)生競爭冒險的原因
  3.7.2  競爭冒險的判別
  3.7.3  肖除競爭冒險的方法
第4章  觸發(fā)器
  4.1  基本RS觸發(fā)器
  4.2  SR鎖存器
  4.3  鐘控RS觸發(fā)器
  4.4  D鎖存器
  4.5  邊沿觸發(fā)D觸發(fā)器
  4.6  主從RS觸發(fā)器
  4.7  主從JK觸發(fā)器
  4.8  邊沿觸發(fā)JK觸發(fā)器
  4.9  T觸發(fā)器
第5章  時序電路的分析與設(shè)計
  5.1  時序電路的一般概念
  5.1.1  時序電路的特點
  5.1.2  時序電路的分類
  5.1.3  時序電路的描述方法
  5.2  同步時序電路的分析
  5.2.1  同步時序電路分析步驟
  5.2.2  時序電路分析舉例
  5.3  同步時序電路的設(shè)計
  5.3.1  原始狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表的形成
  5.3.2  狀態(tài)轉(zhuǎn)化
  5.3.3  狀態(tài)分配
  5.3.4  確定觸發(fā)器，激勵函數(shù)和輸出函數(shù)
  5.3.5  確定邏輯電路圖
  5.4  同步時序電路設(shè)計舉例
  5.5  異步時序電路分析
  5.5.1  脈沖異步時序電路分析
  5.5.2  電平異步時序電路分析
  5.5.3  脈沖異步時序電路設(shè)計
  5.5.4  電平異步時序電路設(shè)計
第6章  時序集成電路
  6.1  寄存器及其應(yīng)用
  6.1.1基本寄存器
  6.1.2并行寄存器
  6.1.3  移位寄存器
  6.2  計數(shù)器及其應(yīng)用
  6.2.1  異步二進(jìn)制計數(shù)器
  6.2.2  同步二進(jìn)制計數(shù)器
  6.2.3  觸發(fā)器構(gòu)成模N計數(shù)器
  6.2.4  集成計數(shù)器及其應(yīng)用
  6.3  時序模塊的應(yīng)用
  6.3.1  信號發(fā)生器
  6.3.2  節(jié)拍分配器
  6.3.3  并行數(shù)據(jù)一串行傳輸
  6.3.4  程序分頻器的實現(xiàn)
  6.3.5  可編程序列產(chǎn)生器
第7章  可編程邏輯器件
  7.1  專用集成電路
  7.1.1  可編程邏輯器件小
  7.1.2  可編程只讀存儲器和可編程邏輯陣列
  7.1.3  可編程陣列邏輯
  7.1.4  通用陣列邏輯
  7.2  現(xiàn)場可編程門陣列／復(fù)雜可編程邏輯器件概述
  7.3  PLD／FPGA結(jié)構(gòu)與原理
  7.3.1  基于乘積項的PLD結(jié)構(gòu)
  7.3.2  查找表的原理與結(jié)構(gòu)
  7.4  Altera產(chǎn)品簡介
  7.4.1  AlteraPLD的優(yōu)點
  7.4.2  Altera系列芯片
  7.5  Altera的MAX7000系列器件介紹
  7.5.1  MAX概述
  7.5.2  MAX7000的功能描述
  7.5.3  MAX7000可編程速度／功率控制
  7.5.4  MAX7000輸出配置
  7.5.5  MAX7000器件編程
  7.5.6  MAX7000邊界掃描
  7.5.7  MAX7000設(shè)計加密
  7.5.8  MAX7000一般性測試
  7.5.9  MAX7000的QFP運載架和開發(fā)插座
  7.6  FPGA設(shè)計中毛刺的問題
  7.6.1  基本概念
  7.6.2  FPGA中的冒險現(xiàn)象
  7.6.3  如何處理毛刺
  7.7  數(shù)字系統(tǒng)的時鐘
第8章  硬件描述語言VerilogHDL
  8.1  VerilogHDL簡介
  8.2  VerilogHDL特性
  8.2.1  程序模塊
  8.2.2  延時
  8.2.3  Jb種描述方式
  8.2.4  設(shè)計描述的模擬
  8.3  VerilogHDL基本語法要素
  8.4  VerilogHDL的表達(dá)式
  8.5  實例
  8.5.1  計數(shù)器
  8.5.2  鎖存器
  8.5.3  寄存器
  8.5.4  雙向總線
  8.5.5  元件例化與層次設(shè)計
  8.5.6  簡單的狀態(tài)機
  8.5.7  加法器程序及相應(yīng)的測試向量
第9章  MAXPLUS II快速入門
  9.1  MAXPLUSⅡ的安裝
  9.2  設(shè)計輸入
  9.2.1  圖形設(shè)計輸入
  9.2.2  文本設(shè)計輸入
  9.2.3  創(chuàng)建頂層文件和層次顯示
  9.3  項目編譯
  9.4  模擬仿真
  9.5  定時分析
  9.6  器件編程
  9.7  具體實例
  9.8  DDS系統(tǒng)設(shè)計
附錄1  DDS系統(tǒng)原程序
附錄2  部分常用元器件符號對照表