VHDL實(shí)例剖析

第一部分  基礎(chǔ)篇
 第1章  概述
 1. 1  硬件描述語言
 1. 1. 1  硬件描述語言的產(chǎn)生
 1. 1. 2  利用硬件描述語言設(shè)計(jì)硬件
 1. 1. 3  硬件描述語言的種類
 1. 2  VHDL硬件描述語言
 1. 2. 1  VHDL語言的歷史
 1. 2. 2  VHDL語言的主要優(yōu)勢
 1. 2. 3  VHDL語言的不足之處
 1. 2. 4  VHDL語言的設(shè)計(jì)流程
 第2章  VHDL語言程序的基本模型結(jié)構(gòu)
 2. 1  VHDL語言程序的基本結(jié)構(gòu)
 2. 1. 1  實(shí)體說明
 2. 1. 2  結(jié)構(gòu)體
 2. 2  VHDL語言結(jié)構(gòu)體的三種描述方法
 2. 2. 1  結(jié)構(gòu)體的行為描述
 2. 2. 2  結(jié)構(gòu)體的數(shù)據(jù)流描述
 2. 2. 3  結(jié)構(gòu)體的結(jié)構(gòu)化描述
 2. 3  VHDL語言結(jié)構(gòu)體的子結(jié)構(gòu)描述
 2. 3. 1  塊語句結(jié)構(gòu)
 2. 3. 2  進(jìn)程語句結(jié)構(gòu)
 2. 3. 3  子程序語句結(jié)構(gòu)
 第3章  VHDL語言程序的基本語法
 3. 1  數(shù)據(jù)對象
 3. 1. 1  常量
 3. 1. 2  變量
 3. 1. 3  信號(hào)
 3. 1. 4  文件
 3. 2  數(shù)據(jù)類型
 3. 2. 1  標(biāo)準(zhǔn)的數(shù)據(jù)類型
 3. 2. 2  用戶定義的數(shù)據(jù)類型
 3. 2. 3  用戶定義的子類型數(shù)據(jù)
 3. 2. 4  數(shù)據(jù)類型的轉(zhuǎn)換
 3. 3  操作運(yùn)算符
 3. 3. 1  邏輯運(yùn)算符
 3. 3. 2  算術(shù)運(yùn)算符
 3. 3. 3  關(guān)系運(yùn)算符
 3. 3. 4  并置運(yùn)算符
 3. 3. 5  運(yùn)算符的優(yōu)先級
 3. 4  詞法描述
 3. 4. 1  字符集
 3. 4. 2  詞法單元
 3. 4. 3  分界符
 3. 4. 4  標(biāo)識(shí)符
 3. 4. 5  注釋
 3. 4. 6  字符和字符串文字
 3. 4. 7  位串文字
 3. 4. 8  抽象文字
 第4章  VHDL語言程序的基本描述語句
 4. 1  順序語句
 4. 1. 1  順序賦值語句
 4. 1. 2  WAIT語句
 4. 1. 3  IF語句
 4. 1. 4  CASE語句
 4. 1. 5  LOOP語句
 4. 1. 6  NEXT語句
 4. 1. 7  EXIT語句
 4. 1. 8  RETURN語句
 4. 1. 9  NULL語句
 4. 1. 10  斷言語句
 4. 1. 11  REPORT語句
 4. 2  并行語句
 4. 2. 1  并行信號(hào)賦值語句
 4. 2. 2  塊語句
 4. 2. 3  進(jìn)程語句
 4. 2. 4  過程調(diào)用語句
 4. 2. 5  參數(shù)傳遞語句
 4. 2. 6  元件例化語句
 4. 2. 7  生成語句
 4. 2. 8  并行斷言語句
 第5章  VHDL語言程序的高級特征
 5. 1  庫
 5. 1. 1  庫的基本概念
 5. 1. 2  常見的庫
 5. 2  程序包
 5. 2. 1  程序包的基本概念
 5. 2. 2  常見的程序包
 5. 3  配置
 5. 3. 1  默認(rèn)連接和默認(rèn)配置
 5. 3. 2  元件的配置
 5. 3. 3  塊的配置
 5. 3. 4  結(jié)構(gòu)體的配置
 5. 4  VHDL語言中的屬性描述
 5. 4. 1  數(shù)值屬性
 5. 4. 2    數(shù)屬性
 5. 4. 3  信號(hào)屬性
 5. 4. 4  數(shù)據(jù)類型屬性
 5. 4. 5  數(shù)據(jù)范圍屬性
 5. 5  重載
 5. 5. 1  子程序重載
 5. 5. 2  運(yùn)算符重載
 第6章  常用邏輯電路的VHDL語言程序
 6. 1  常用組合邏輯電路的VHDL語言程序
 6. 1. 1  門電路
 6. 1. 2  編碼器
 6. 1. 3  譯碼器
 6. 1. 4  選擇器
 6. 1. 5  緩沖器
 6. 1. 6  運(yùn)算器
 6. 2  常用時(shí)序邏輯電路的VHDL語言程序
 6. 2. 1  觸發(fā)器
 6. 2. 2  寄存器
 6. 2. 3  移位寄存器
 6. 2. 4  計(jì)數(shù)器
 第二部分提高篇
 第7章  小型的設(shè)計(jì)實(shí)例
 7. 1  七段字符顯示器
 7. 2  加法器
 7. 3  分頻電路
 7. 4  8X9FIFO電路
 7. 5  內(nèi)存控制器
 第8章  XILINKISFA. 2i快速入門
 8. 1  XILINXISE4. 2i概述及設(shè)計(jì)流程
 8. 2  設(shè)計(jì)開始
 8. 2. 1  軟件的安裝
 8. 2. 2  運(yùn)行ISE軟件
 8. 2. 3  使用在線幫助
 8. 3  設(shè)計(jì)輸入VHDL
 8. 3. 1  創(chuàng)建一個(gè)新的工程項(xiàng)
 8. 3. 2  創(chuàng)建一個(gè)計(jì)數(shù)器模塊
 8. 3. 3  利用計(jì)數(shù)器模板修改計(jì)數(shù)器模塊
 8. 4  仿真行為模型功能仿真
 8. 4. 1  創(chuàng)建一個(gè)testbench波形源文件
 8. 4. 2  初始化計(jì)數(shù)器輸入
 8. 4. 3  生成預(yù)期的輸出響應(yīng)
 8. 5  使用ModelSim進(jìn)行仿真
 8. 5. 1  行為仿真
 8. 5. 2  布局布線后的仿真
 第9章  XILINKISE4. 2i的高級應(yīng)用
 9. 1  設(shè)計(jì)輸人(Schematic原理圖輸入)
 9. 1. 1  創(chuàng)建VHDL模塊生成一個(gè)原理圖符號(hào)
 9. 1. 2  創(chuàng)建一個(gè)新的頂層原理圖
 9. 1. 3  例化VHDL模塊
 9. 1. 4  原理圖中連線
 9. 1. 5  為連線添加網(wǎng)絡(luò)名
 9. 1. 6  為總線添加網(wǎng)絡(luò)名
 9. 1. 7  添加輸入／輸出管腳標(biāo)記
 9. 2  設(shè)計(jì)輸入(FSM狀態(tài)機(jī)輸入)
 9. 2. 1  狀態(tài)機(jī)的建立生成VHDL代碼
 9. 2. 2  設(shè)計(jì)的功能仿真并產(chǎn)生TestBench
 9. 3  設(shè)計(jì)輸入(HDL硬件描述語言輸入方式)
 9. 3. 1  層次性結(jié)構(gòu)的描述
 9. 3. 2  上層文件和下層文件的連接方式
 9. 3. 3  一個(gè)包含底層文件的實(shí)例
 9. 4  設(shè)計(jì)實(shí)現(xiàn)
 9. 4. 1  運(yùn)行實(shí)現(xiàn)設(shè)計(jì)
 9. 4. 2  在資源分配器Floorplanner中查看設(shè)計(jì)布局
 9. 5  對頂層文件進(jìn)行時(shí)序仿真
 9. 5. 1  創(chuàng)建一個(gè)testbench波形源文件
 9. 5. 2  初始化計(jì)數(shù)器輸入
 9. 5. 3  生成預(yù)期的輸出響應(yīng)
 9. 5. 4  布局布線后的仿真
 9. 6  IP包的嵌入使用
 第10章  CPLD／FPGA的邊界掃描與下載方式
 10. 1  引言
 10. 2  邊界掃描測試的結(jié)構(gòu)
 10. 3  測試邏輯的控制
 10. 4  邊界掃描的具體應(yīng)用
 10. 5  XILINX器件的下載
 10. 5. 1  XILINX器件的下載電纜
 10. 5. 2  XILINX器件的下載方式
 第三部分  應(yīng)用篇
 第11章  VHDL在數(shù)據(jù)通信領(lǐng)域的實(shí)際應(yīng)用
 11. 1  UTOPIA2接口實(shí)例
 11. 1. 1  UTOPIA2接口的原理描述
 11. 1. 2  VHDL程序
 11. 2  UART的實(shí)例設(shè)計(jì)
 11. 2. 1  UART的結(jié)構(gòu)
 11. 2. 2  UART的內(nèi)部寄存器
 11. 2. 3  UART的發(fā)送器
 11. 2. 4  UART的接收器
 11. 2. 5  UART的中斷狀態(tài)機(jī)和管腳說明
 11. 2. 6  MODEM控制模塊
 11. 3  使用EPLD配置FPGA的實(shí)例
 11. 3. 1  使用EPLD配置FPGA的原理
 11. 3. 2  VHDL程序
 11. 4  高速FIFO的實(shí)例
 11. 4. 1  高速nFO的原理
 11. 4. 2  同步PIFO的VHDL程序
 11. 4. 3  異步nFO的VHDL程序
 11. 5  使用FPGA內(nèi)部的DLL
 11. 5. 1  FPGA中DLL的功能介紹
 11. 5. 2  VHDL程序1-DLL的標(biāo)準(zhǔn)使用
 11. 5. 3  VHDL程序2-DLL的為其他非VIRTEX芯片提供時(shí)鐘
 11. 6  可綜合200MHz的ZBTSRAM接口
 11. 6. 1  接口原理描述
 11. 6. 2  VHDL程序
 第12章  VHDL編程風(fēng)格與編碼指南
 12. 1  說明
 12. 2  VHDL編碼風(fēng)格
 12. 2. 1  文件頭
 12. 2. 2  聯(lián)機(jī)注釋
 12. 2. 3  命名規(guī)則
 12. 3  VHDL編碼指導(dǎo)
 12. 3. 1  在VHDL編碼中層次化設(shè)計(jì)
 12. 3. 2  關(guān)于鎖存和寄存器
 12. 3. 3  關(guān)于元件例化和黑箱操作
 12. 3. 4  DATAPATH的分析
 附錄A  VHDL的保留字
 附錄B  VHDL的標(biāo)準(zhǔn)包集合文件
 參考文獻(xiàn)