FPGA/VHDL快速工程實(shí)踐入門(mén)與提高

第1章 緒論
1.1 FPGA／CPLD概述1
1.2 FPGA／CPLD 的開(kāi)發(fā)軟件2
1.3 FPGA／CPLD 的分類(lèi)和使用3
第2章 VHDL編程基礎(chǔ)
2.1 VHDL語(yǔ)言程序的基本結(jié)構(gòu)5
2.1.1 設(shè)計(jì)實(shí)體5
2.1.2 實(shí)體說(shuō)明5
2.1.3 結(jié)構(gòu)體7
2.2 VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型及運(yùn)算操作符10
2.2.1 標(biāo)識(shí)符10
2.2.2 對(duì)象及其分類(lèi)11
2.2.3 數(shù)據(jù)類(lèi)型12
2.2.4 類(lèi)型轉(zhuǎn)換16
2.2.5 詞法單元16
2.2.6 運(yùn)算操作符17
2.2.7 運(yùn)算操作符的優(yōu)先級(jí)19
2.3 VHDL語(yǔ)法基礎(chǔ)21
2.3.1 并行語(yǔ)句21
2.3.2 順序語(yǔ)句32
2.3.3 延時(shí)語(yǔ)句39
2.4 屬性的描述和定義39
2.4.1 數(shù)值類(lèi)屬性函數(shù)40
2.4.2 函數(shù)類(lèi)屬性函數(shù)41
2.4.3 信號(hào)類(lèi)屬性函數(shù)42
2.4.4 數(shù)據(jù)類(lèi)型類(lèi)屬性函數(shù)43
2.4.5 數(shù)據(jù)區(qū)間類(lèi)屬性函數(shù)44
2.5 VHDL程序設(shè)計(jì)基礎(chǔ)44
2.5.1 庫(kù)44
2.5.2 程序包47
2.5.3 配置48
2.6 基本邏輯電路設(shè)計(jì)實(shí)例50
2.6.1 組合邏輯電路設(shè)計(jì)50
2.6.2 時(shí)序電路設(shè)計(jì)57
第3章 MAX+PLUS Ⅱ使用指南
3.1 MAX+PLUS Ⅱ的特點(diǎn)64
3.2 MAX+PLUS Ⅱ的組成65
3.3 MAX+PLUS Ⅱ的使用65
3.3.1 圖形文件的建立66
3.3.2 文本文件的建立70
3.3.3 建立頂層設(shè)計(jì)文件71
3.3.4 工程文件的編譯73
3.3.5 模擬仿真74
3.3.6 定時(shí)分析77
3.3.7 器件編程
第4章 FLEX 6000系列器件簡(jiǎn)介及應(yīng)用實(shí)例
4.1 FLEX 6000系列器件簡(jiǎn)介83
4.1.1 特點(diǎn)83
4.1.2 概述85
4.1.3 功能描述86
4.1.4 輸出配置98
4.1.5 JTAG邊界掃描99
4.2 交通信號(hào)燈控制邏輯設(shè)計(jì)99
4.2.1 系統(tǒng)要求分析99
4.2.2 控制邏輯描述100
4.3 電子鐘的設(shè)計(jì)實(shí)例102
4.3.1 功能要求和結(jié)構(gòu)102
4.3.2 控制芯片的設(shè)計(jì)103
4.4 字符型LCD（KS 0066）接口的設(shè)計(jì)116
4.4.1 原理介紹116
4.4.2 接口的VHDL描述125
第5章 應(yīng)用FPGA設(shè)計(jì)PC機(jī)ISA和PCI總線接口
5.1 應(yīng)用FPGA設(shè)計(jì)PC機(jī)的ISA總線接口134
5.1.1 ISA總線概述134
5.1.2 基于Altera FLEX 6000的ISA接口設(shè)計(jì)138
5.2 應(yīng)用FPGA設(shè)計(jì)PC機(jī)的PCI總線接口148
5.2.1 PCI總線概述148
5.2.2 PCI總線命令153
5.2.3 PCI總線訪問(wèn)地址解碼154
5.2.4 PCI配置空間操作154
5.2.5 基于Altera FLEX 10K的PCI接口設(shè)計(jì)158
附錄AAltera公司FPGA/CPLD系列器件縱覽
附錄BMAX+PLUS Ⅱ Windows 2000驅(qū)動(dòng)配置指南
附錄CFPGA/VHDL快速學(xué)習(xí)開(kāi)發(fā)工具系統(tǒng)CHICAGO 1.0
附錄DFPGA/VHDL快速學(xué)習(xí)開(kāi)發(fā)工具系統(tǒng)CHICAGO 2.0
參考文獻(xiàn)