Verilog HDL硬件描述語(yǔ)言

第一章 緒論 
  1．1 初步了解Verilog HDL 
  1．2 Verilog HDL的歷史 
  1．3 Verilog HDL的主要能力 
  1．4 系統(tǒng)集成電路設(shè)計(jì)技術(shù) 
    1．4．1 系統(tǒng)級(jí)集成電路設(shè)計(jì)方法 
    1．4．2 系統(tǒng)級(jí)集成電路設(shè)計(jì)中的IP問(wèn)題 
    1．4．3 系統(tǒng)級(jí)集成電路測(cè)試技術(shù) 
    1．4．4 系統(tǒng)級(jí)集成電路芯片加工技術(shù) 
    1．4．5 系統(tǒng)級(jí)集成電路的發(fā)展未來(lái) 
  1．5 與VHDL的區(qū)別 
第二章 VHDL語(yǔ)言初探 
  2．1 概述 
  2．2 EDA 
  2．3 相關(guān)概念 
    2．3．1 行為描述語(yǔ)言 
    2．3．2 數(shù)據(jù)流描述語(yǔ)言 
    2．3．3 網(wǎng)表描述語(yǔ)言 
  2．4 硬件仿真 
  2．5 VHDL背景 
    2．5．1 VHDL歷史與特點(diǎn) 
    2．5．2 已存在的語(yǔ)言 
    2．5．3 VHDL要求 
  2．6 VHDL語(yǔ)言 
  2．7 VHDL中的基本概念 
    2．7．1 基本概念 
    2．7．2 并發(fā)性和時(shí)序 
    2．7．3 對(duì)象與數(shù)據(jù)類(lèi)型 
    2．7．4 VHDL的主要構(gòu)件 
  2．8 行為建模 
  2．9 順序進(jìn)程 
  2．10 值類(lèi)屬性 
第三章 Verilog結(jié)構(gòu) 
  3．1 模塊 
  3．2 模塊測(cè)試 
  3．3 時(shí)延及數(shù)據(jù)流 
  3．4 行為描述方式 
  3．5 結(jié)構(gòu)化描述形式 
  3．6 混合設(shè)計(jì)描述方式 
  3．7 設(shè)計(jì)模擬 
  3．8 描述 
  3．9 數(shù)據(jù)類(lèi)型 
  3．10 運(yùn)算符和表達(dá)式 
  3．11 其他語(yǔ)句 
  3．12 任務(wù)和函數(shù)結(jié)構(gòu) 
  3．13 時(shí)序控制 
  3．14 Verilog-XL仿真 
  3．15 并行的概念 
  3．16 功能與任務(wù) 
  3．17 描述的類(lèi)型 
  3．18 不同模塊中的變量存取 
第四章 Verilog HDL基本要素 
  4．1 標(biāo)識(shí)符 
  4．2 注釋 
  4．3 格式 
  4．4 系統(tǒng)任務(wù)和函數(shù) 
  4．5 編譯指令 
  4．6 值集合 
  4．7 數(shù)據(jù)類(lèi)型 
  4. 8 參數(shù) 
  4．9 C與Verilog HDL語(yǔ)言 
  4．10 改進(jìn)嵌入算子 
  4．11 使用狀態(tài)信息 
  4．12 寄存器的使用 
  4．13 傳播常量 
  4．14 隨機(jī)邏輯描述 
  4．15 共享復(fù)雜算子 
  4．16 關(guān)鍵路徑提取 
第五章 模塊基本結(jié)構(gòu) 
第六章 行為描述 
第七章 Verilog HDL簡(jiǎn)單設(shè)計(jì) 
第八章 硬盤(pán)控制器子系統(tǒng)模塊化設(shè)計(jì) 
第九章 PCI局部總線控制器設(shè)計(jì) 
第十章 Verilog建模與調(diào)試技巧 
第十一章 自測(cè)電路 
附錄A Verilog HDL形式化語(yǔ)法定義 
附錄B Verilog關(guān)鍵詞 
附錄C HDL編譯器不支持的Verilog結(jié)構(gòu) 
附錄D Verilog HDL設(shè)計(jì)練習(xí)